JPH02102541A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02102541A JPH02102541A JP25614688A JP25614688A JPH02102541A JP H02102541 A JPH02102541 A JP H02102541A JP 25614688 A JP25614688 A JP 25614688A JP 25614688 A JP25614688 A JP 25614688A JP H02102541 A JPH02102541 A JP H02102541A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタとＭＯＳ）ランジス
タを同一チップ上に厚い酸化膜によって分離されて形成
されている半導体装置において、特に高速でかつ高耐圧
が可能なバイポーラトランジスタとを有する半導体装置
に関する。
タを同一チップ上に厚い酸化膜によって分離されて形成
されている半導体装置において、特に高速でかつ高耐圧
が可能なバイポーラトランジスタとを有する半導体装置
に関する。
従来、高耐圧化が可能なバイポーラトランジスタの構造
は、第４図（ａ）で見ら九るような構造においてはＰ＋
型ベース領域７のベース濃度を薄くしてコレクタ・ベー
ス間の耐圧をあげるかあるいは、第４図（ｂ）で見られ
るようにＰ＋型ベース領域７を深くして、拡散層エツジ
をくるむようにするという構造がとられていた。
は、第４図（ａ）で見ら九るような構造においてはＰ＋
型ベース領域７のベース濃度を薄くしてコレクタ・ベー
ス間の耐圧をあげるかあるいは、第４図（ｂ）で見られ
るようにＰ＋型ベース領域７を深くして、拡散層エツジ
をくるむようにするという構造がとられていた。
一般にバイポーラトランジスタを高速化するためには、
ベース層の深さを浅くして、エミッターコレクタ間の走
行距離を短かくし、また、ベース抵抗を下げるとともに
、エミッターコレクタ間のパンチスルーをおさえるため
のベース濃度を濃くする必要があり、またコレクタ抵抗
を下げるためコレクタ領域であるエピタキシャル層濃度
を高くして、カーク効果も同時に抑えるというような方
法がとられていた。
ベース層の深さを浅くして、エミッターコレクタ間の走
行距離を短かくし、また、ベース抵抗を下げるとともに
、エミッターコレクタ間のパンチスルーをおさえるため
のベース濃度を濃くする必要があり、またコレクタ抵抗
を下げるためコレクタ領域であるエピタキシャル層濃度
を高くして、カーク効果も同時に抑えるというような方
法がとられていた。
以上の方法は濃度が濃くなるため、ベース・コレクタ間
の耐圧が著しく減少し、特にＬＯＣＯ８構造等のエツジ
部分でベース・コレクタ間が接している場合は、通常の
平面領域での耐圧と比べて著しく電界が集中するため耐
圧が低くなってしまう。そのため第４図（ａ）、 （ｂ
）で示すような方法により、ＬＯＣＯＳエツジでの耐圧
を向上させていたが、第４図（ａ）の方法は、ベース抵
抗やエミッターコレクタ間の耐圧については悪化してし
まい、。
の耐圧が著しく減少し、特にＬＯＣＯ８構造等のエツジ
部分でベース・コレクタ間が接している場合は、通常の
平面領域での耐圧と比べて著しく電界が集中するため耐
圧が低くなってしまう。そのため第４図（ａ）、 （ｂ
）で示すような方法により、ＬＯＣＯＳエツジでの耐圧
を向上させていたが、第４図（ａ）の方法は、ベース抵
抗やエミッターコレクタ間の耐圧については悪化してし
まい、。
また第４図（ｂ）の方法では、エミッターコレクタ間の
走行距離が長くなり高速化に不向きであるという欠点が
あった。
走行距離が長くなり高速化に不向きであるという欠点が
あった。
本発明の半導体装置は、一つの半導体基板上に、基板と
異なる導電型のエピタキシャル半導体装置を有し、この
エピタキシャル半導体装置の表面に選択的に形成された
厚い半導体酸化膜によってバイポーラトランジスタとＭ
ＯＳ）ランジスタとが分離されており、そのバイポーラ
トランジスタのベース領域が半導体酸化膜下の端部をく
るむように形成された基板と同一導電型の半導体領域と
、その領域より不純物濃度が濃い半導体領域とからなり
、エミッタ領域はその濃度の濃い半導体領域内に形成さ
れており、コレクタ領域はエピタキシャル半導体装置に
より構成されている。
異なる導電型のエピタキシャル半導体装置を有し、この
エピタキシャル半導体装置の表面に選択的に形成された
厚い半導体酸化膜によってバイポーラトランジスタとＭ
ＯＳ）ランジスタとが分離されており、そのバイポーラ
トランジスタのベース領域が半導体酸化膜下の端部をく
るむように形成された基板と同一導電型の半導体領域と
、その領域より不純物濃度が濃い半導体領域とからなり
、エミッタ領域はその濃度の濃い半導体領域内に形成さ
れており、コレクタ領域はエピタキシャル半導体装置に
より構成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の半導体装置の構造のバイポーラトラン
ジスタの一実施例を示す縦断面図である。
ジスタの一実施例を示す縦断面図である。
第１図で示すようにバイポーラトランジスタのベース拡
散領域はＰ−型ベース領域６及びＰ＋型ベース領域７で
構成され、Ｐ−型ベース領域はフィールド酸化膜５の端
部をくるむように形成され、Ｎ−型エピタキシャル層３
とＰ＋型ベース領域７がフィールド端部で接しないよう
になっている。
散領域はＰ−型ベース領域６及びＰ＋型ベース領域７で
構成され、Ｐ−型ベース領域はフィールド酸化膜５の端
部をくるむように形成され、Ｎ−型エピタキシャル層３
とＰ＋型ベース領域７がフィールド端部で接しないよう
になっている。
第２図（ａ）〜（ｈ）は本発明の半導体装置及び構造の
一実施例を示す縦断面図である。第２図（ａ）で示すよ
うに例えばＰ型シリコン基板１上に選択的に、例えばＡ
ｓあるいはＢをイオン注入することにより、Ｎ＋＋埋込
コレクタ層２及びＰ＋型埋込層１１を形成する。次に第
２図（ｂ）で示すようにＮ−ｆｆ１工ピタキシヤル層３
を成長し、しかる後Ｎチャンネル型ＭＯ３）ランジスタ
を形成する領域に選択的に例えばＢをイオン注入する事
によりＰウェル１２を形成する。次に第２図（ｃ）で示
すようにＮ−型エピタキシャル層表面に酸化膜４及び窒
化膜１３を形成し、フォトレジスト１４で拡散層を形成
する領域をおおい、フォトレジスト１４をマスクとして
窒化膜１３を除去する。次に第２図（ｄ）で示すように
フォトレジストを除去した後、バイポーラトランジスタ
のＰ−型ベース領域６をフォトレジスト及び窒化膜をマ
スクとして例えばポロンのイオン注入により形成する。
一実施例を示す縦断面図である。第２図（ａ）で示すよ
うに例えばＰ型シリコン基板１上に選択的に、例えばＡ
ｓあるいはＢをイオン注入することにより、Ｎ＋＋埋込
コレクタ層２及びＰ＋型埋込層１１を形成する。次に第
２図（ｂ）で示すようにＮ−ｆｆ１工ピタキシヤル層３
を成長し、しかる後Ｎチャンネル型ＭＯ３）ランジスタ
を形成する領域に選択的に例えばＢをイオン注入する事
によりＰウェル１２を形成する。次に第２図（ｃ）で示
すようにＮ−型エピタキシャル層表面に酸化膜４及び窒
化膜１３を形成し、フォトレジスト１４で拡散層を形成
する領域をおおい、フォトレジスト１４をマスクとして
窒化膜１３を除去する。次に第２図（ｄ）で示すように
フォトレジストを除去した後、バイポーラトランジスタ
のＰ−型ベース領域６をフォトレジスト及び窒化膜をマ
スクとして例えばポロンのイオン注入により形成する。
次に第２図（ｅ）で示すように通常のＬＯＣＯ３法によ
りフィールド酸化膜５を形成した後、窒化膜を除去する
。次に第２図（「）で示すように、多結晶シリコン層１
５を積層し、ゲート電極を形成する以外の部分をエツチ
ング除去し、しかる後フォトレジストをマスクとしてバ
イポーラ部の拡散層領域に例えばポロンをイオン注入す
ることによりＰ＋型ベース領域７を形成する。次に第２
図（ｇ）で示すように、多結晶シリコン層及びフォトレ
ジストをマスクとして、例えばＡｓのイオン注入により
Ｎ＋＋エミッタ領域８及びＮ＋型型数散層領域１６形成
する。しかる後、第２図（ｈ）で示すように、層間絶縁
膜９を積層し、コンタクトをあけ、金属例えばアルミニ
ウムを積層してパターンニングをすることにより金属電
極１０を形成する。
りフィールド酸化膜５を形成した後、窒化膜を除去する
。次に第２図（「）で示すように、多結晶シリコン層１
５を積層し、ゲート電極を形成する以外の部分をエツチ
ング除去し、しかる後フォトレジストをマスクとしてバ
イポーラ部の拡散層領域に例えばポロンをイオン注入す
ることによりＰ＋型ベース領域７を形成する。次に第２
図（ｇ）で示すように、多結晶シリコン層及びフォトレ
ジストをマスクとして、例えばＡｓのイオン注入により
Ｎ＋＋エミッタ領域８及びＮ＋型型数散層領域１６形成
する。しかる後、第２図（ｈ）で示すように、層間絶縁
膜９を積層し、コンタクトをあけ、金属例えばアルミニ
ウムを積層してパターンニングをすることにより金属電
極１０を形成する。
この製造方法により本実施例の半導体装置の内のＮチャ
ンネルＭＯ８）ランジスタとバイポーラトランジスタを
持つ場合の構造の例が示された。
ンネルＭＯ８）ランジスタとバイポーラトランジスタを
持つ場合の構造の例が示された。
第３図（ａ）〜（ｈ）は本発明の他の実施例の縦断面図
である。第３図（ａ）で示すように、例えばＰ型シリコ
ン基板１上に選択的に例えばＡｓをイオン注入すること
により、Ｎ＋＋埋込コレクタ層２を形成する。次に第３
図（ｂ）で示すようにＮ−型エピタキシャル層３を成長
し、しかる後酸化膜４を成長し、フォトレジスト１４を
マスクとして例えばＰ−型ベース領域６を形成する。次
に第３図（ｃ）で示すように窒化膜を成長し、フィール
ドを形成する領域以外の部分をフォトレジスト１４でお
おい第３図（ｄ）で示すように通常のＬＯＣＯ８法と同
様、窒化膜１３をエツチングしてフォトレジスト１４を
除去し、酸化してフィールド酸化膜５を形成した後窒化
膜１３を除去する。次に第３図（ｅ）で示すように、多
結晶シリコン層１５を積層し、ゲート電極を形成する以
外の部分をエツチング除去し、しかる後フォトレジスト
をマスクとして、バイポーラ部の拡散層領域に例えばポ
ロンをイオン注入することによりＰ＋型ベース領域７を
形成する。次に第３図（「）で示すように多結晶シリコ
ン層及びフォトレジストをマスクとして、例えばポロン
をイオン注入することにより、Ｐ＋型拡散層領域１７を
形成する。ベース領域７に形成されたＰ＋型拡散領域１
７はベースの抵抗を下げるためのもので、特に注入しな
くてもよい。しかる後第３図（ｇ）で示すように、フォ
トレジストをマスクとして、例えばＡｓをイオン注入に
よりＮ＋＋エミッタ領域８及びＮ＋＋拡散領域１６を形
成する。しかる後第３図（ｈ）で示すように層間絶縁膜
９を積層し、コンタクトをあり、金属例えばアルミニウ
ムを積層してパターンニングすることにより金属電極１
０を形成する。この製造方法により本実施例の半導体装
置の内のＰチャンネルＭＯＳトランジスタとバイポーラ
トランジスタを持つ場合の構造の例が示された。
である。第３図（ａ）で示すように、例えばＰ型シリコ
ン基板１上に選択的に例えばＡｓをイオン注入すること
により、Ｎ＋＋埋込コレクタ層２を形成する。次に第３
図（ｂ）で示すようにＮ−型エピタキシャル層３を成長
し、しかる後酸化膜４を成長し、フォトレジスト１４を
マスクとして例えばＰ−型ベース領域６を形成する。次
に第３図（ｃ）で示すように窒化膜を成長し、フィール
ドを形成する領域以外の部分をフォトレジスト１４でお
おい第３図（ｄ）で示すように通常のＬＯＣＯ８法と同
様、窒化膜１３をエツチングしてフォトレジスト１４を
除去し、酸化してフィールド酸化膜５を形成した後窒化
膜１３を除去する。次に第３図（ｅ）で示すように、多
結晶シリコン層１５を積層し、ゲート電極を形成する以
外の部分をエツチング除去し、しかる後フォトレジスト
をマスクとして、バイポーラ部の拡散層領域に例えばポ
ロンをイオン注入することによりＰ＋型ベース領域７を
形成する。次に第３図（「）で示すように多結晶シリコ
ン層及びフォトレジストをマスクとして、例えばポロン
をイオン注入することにより、Ｐ＋型拡散層領域１７を
形成する。ベース領域７に形成されたＰ＋型拡散領域１
７はベースの抵抗を下げるためのもので、特に注入しな
くてもよい。しかる後第３図（ｇ）で示すように、フォ
トレジストをマスクとして、例えばＡｓをイオン注入に
よりＮ＋＋エミッタ領域８及びＮ＋＋拡散領域１６を形
成する。しかる後第３図（ｈ）で示すように層間絶縁膜
９を積層し、コンタクトをあり、金属例えばアルミニウ
ムを積層してパターンニングすることにより金属電極１
０を形成する。この製造方法により本実施例の半導体装
置の内のＰチャンネルＭＯＳトランジスタとバイポーラ
トランジスタを持つ場合の構造の例が示された。
以上説明したように、本発明の半導体装置は、一つの半
導体基板上に基板と異なる導電型のエピタキシャル半導
体層を有し、このエピタキシャル半導体層の表面に選択
的に形成された厚い半導体酸化膜によってバイポーラト
ランジスタとＭＯＳトランジスタが分離されており、そ
のバイポーラトランジスタのベース領域が、前記厚い半
導体酸化膜下の一部の領域から拡散層領域にわたって形
成され、拡散層領域の不純物濃度が、前記厚い半導体酸
化膜の端部をくるんでいる領域より濃くなっており、エ
ミッタ領域はその濃度の濃い拡散層領域内に形成され、
コレクタ領域はエピタキシャル半導体層より構成されて
いるという構造をとることにより、ベース・コレクタ間
耐圧の厚い半導体酸化膜端部での低下を濃度のうすいベ
ース層とコレクタ間を接することにより向上させなおか
つ、エミッタ領域は濃度の濃いベース拡散層内に形成す
ることによりコレクタ・エミッタ間のパンチスルーがお
さえられ、エミッタ・コレクタ間距離を長くすることな
く、高耐圧でかつ高速なバイポーラトランジスタを得る
ことが可能となった。
導体基板上に基板と異なる導電型のエピタキシャル半導
体層を有し、このエピタキシャル半導体層の表面に選択
的に形成された厚い半導体酸化膜によってバイポーラト
ランジスタとＭＯＳトランジスタが分離されており、そ
のバイポーラトランジスタのベース領域が、前記厚い半
導体酸化膜下の一部の領域から拡散層領域にわたって形
成され、拡散層領域の不純物濃度が、前記厚い半導体酸
化膜の端部をくるんでいる領域より濃くなっており、エ
ミッタ領域はその濃度の濃い拡散層領域内に形成され、
コレクタ領域はエピタキシャル半導体層より構成されて
いるという構造をとることにより、ベース・コレクタ間
耐圧の厚い半導体酸化膜端部での低下を濃度のうすいベ
ース層とコレクタ間を接することにより向上させなおか
つ、エミッタ領域は濃度の濃いベース拡散層内に形成す
ることによりコレクタ・エミッタ間のパンチスルーがお
さえられ、エミッタ・コレクタ間距離を長くすることな
く、高耐圧でかつ高速なバイポーラトランジスタを得る
ことが可能となった。
第１図は本発明の半導体装置のバイポーラ部の一実施例
を示す構造縦断面図、第２図（ａ）〜（ｈ）は第１図に
示した一実施例の半導体装置の製造方法を説明するため
の断面図、第３図（ａ）〜（ｈ）は本発明の他の実施例
の半導体装置を形成するための製造方法を説明するため
の断面図、第４図（ａ）。 （ｂ）は従来行われている半導体装置のバイポーラ部の
構造を示す縦断面図である。 ■・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ＋
埋埋込コレタフ層３・・・・・・Ｎ−型エピタキシャル
層、４・・・・・・酸化膜、５・・・・・・フィールド
酸化膜、６・・・・・・Ｐ−型ベース領域、７・・・・
・・Ｐ＋型ベース領域、８・・・・・・Ｎ”！エミッタ
領域、９・・・・・・層間絶縁膜、１０・・・・・・金
属電極、１１・・・・・・Ｐ＋型埋込層、１２・・・・
・・Ｐウェノペエ３・・・・・・窒化膜、１４・・・・
・・フォトレジスト、１５・・・・・・多結晶シリコン
層、１６・・・・・・Ｎ＋＋拡散領域、１７・・・・・
・Ｐ＋型拡散領域。 代理人 弁理士 内 原 晋 第７図 、筋２図 万３図 ）ｆ５３図
を示す構造縦断面図、第２図（ａ）〜（ｈ）は第１図に
示した一実施例の半導体装置の製造方法を説明するため
の断面図、第３図（ａ）〜（ｈ）は本発明の他の実施例
の半導体装置を形成するための製造方法を説明するため
の断面図、第４図（ａ）。 （ｂ）は従来行われている半導体装置のバイポーラ部の
構造を示す縦断面図である。 ■・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ＋
埋埋込コレタフ層３・・・・・・Ｎ−型エピタキシャル
層、４・・・・・・酸化膜、５・・・・・・フィールド
酸化膜、６・・・・・・Ｐ−型ベース領域、７・・・・
・・Ｐ＋型ベース領域、８・・・・・・Ｎ”！エミッタ
領域、９・・・・・・層間絶縁膜、１０・・・・・・金
属電極、１１・・・・・・Ｐ＋型埋込層、１２・・・・
・・Ｐウェノペエ３・・・・・・窒化膜、１４・・・・
・・フォトレジスト、１５・・・・・・多結晶シリコン
層、１６・・・・・・Ｎ＋＋拡散領域、１７・・・・・
・Ｐ＋型拡散領域。 代理人 弁理士 内 原 晋 第７図 、筋２図 万３図 ）ｆ５３図
Claims (1)
- 一つの半導体基板上に選択的に形成された厚い半導体絶
縁膜によりバイポーラトランジスタと他のトランジスタ
とを分離して形成してなる半導体装置において、上記バ
イポーラトランジスタのベース領域が前記厚い半導体絶
縁膜の底端部をくるむように形成された基板と同一導電
型の第１の半導体領域と、該第１の半導体領域の不純物
濃度より濃い第２の半導体領域とからなり、エミッタ領
域は該第２の半導体領域内に形成された基板と逆導電型
の第３の半導体領域からなることを特徴とする半導体装
置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25614688A JPH02102541A (ja) | 1988-10-11 | 1988-10-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25614688A JPH02102541A (ja) | 1988-10-11 | 1988-10-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02102541A true JPH02102541A (ja) | 1990-04-16 |
Family
ID=17288542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25614688A Pending JPH02102541A (ja) | 1988-10-11 | 1988-10-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02102541A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811871A (en) * | 1996-09-19 | 1998-09-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising a bipolar transistor |
| US7667295B2 (en) | 2007-05-18 | 2010-02-23 | Nec Electronics Corporation | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269360A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Micro Comput Eng Ltd | 半導体装置とその製造方法 |
-
1988
- 1988-10-11 JP JP25614688A patent/JPH02102541A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269360A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Micro Comput Eng Ltd | 半導体装置とその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811871A (en) * | 1996-09-19 | 1998-09-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising a bipolar transistor |
| US5960273A (en) * | 1996-09-19 | 1999-09-28 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device including a bipolar transistor |
| US7667295B2 (en) | 2007-05-18 | 2010-02-23 | Nec Electronics Corporation | Semiconductor device |
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