JPS6129149A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6129149A JPS6129149A JP14953284A JP14953284A JPS6129149A JP S6129149 A JPS6129149 A JP S6129149A JP 14953284 A JP14953284 A JP 14953284A JP 14953284 A JP14953284 A JP 14953284A JP S6129149 A JPS6129149 A JP S6129149A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
゛本発明は、素子間分離技術に適用して有効な技術に関
するものであり、特に、細溝と素子間分離用絶縁膜とで
構成された素子間分離構造を有する半導体集積回路装置
に適用して有効な技術に関するものである。
するものであり、特に、細溝と素子間分離用絶縁膜とで
構成された素子間分離構造を有する半導体集積回路装置
に適用して有効な技術に関するものである。
［背景技術］
相補型のＭＩＳＦＥＴ（以下、ＣＭＩＳという）を備え
た半導体集積回路装置は、その破壊を防止するために、
寄生バイポーラトランジスタによるラッチアップを防止
することが重要な技術的課題の一つとされている。
た半導体集積回路装置は、その破壊を防止するために、
寄生バイポーラトランジスタによるラッチアップを防止
することが重要な技術的課題の一つとされている。
ラッチアップを防止するためには、ｐチャネルＭＩＳＦ
ＥＴとｎチャネルＭＩＳＦＥＴとを離隔し、寄生バイポ
ーラトランジスタの電流増幅率を小さくする必要がある
。しかしながら、素子分離領域の占有面積を増大し、半
導体集積回路装置の集積度の妨げになる。
ＥＴとｎチャネルＭＩＳＦＥＴとを離隔し、寄生バイポ
ーラトランジスタの電流増幅率を小さくする必要がある
。しかしながら、素子分離領域の占有面積を増大し、半
導体集積回路装置の集積度の妨げになる。
そこで、ラッチアップの防止と集積度の向上を図ること
のできる素子分離技術が提案されている（Ｖ Ｌ Ｓ
Ｉ Ｓｙｍｐｏｓｉｕｍ １９８３、ｐ ’１６〜ｐ
２７． Ｙａｍａｇｕｃｈｉ、 Ｍｏｒｉｍｏｔｏ
ａｎｄ Ｋａｗａｍｏｔ、ｏ、 ｒＰｒｏｃｅｓｓａ
ｎｄ Ｄｅｖｉｃｅ ｐｅｒｆｏｒｍａｎｃｅ ｏｆ
１ ｐ ｍ ｃｈａｎｎｅｌ ｎ −ｗｅｌｌ ＣＭＯ
８ｕｓｉｎｇ Ｄｅｅｐ Ｔｒｅｎｃｈ ｌ５ｏｌａｔ
ｉｏｎＴ ｅｃｎｏｌｏｇｙＪ ）。この素子分離技術
は、絶縁膜と多結晶シリコン膜とからなる埋込部材が埋
込まれた細溝（トレンチ）と、その上部に設けられた素
子分離用絶縁膜とで素子間分離構造を構成したものであ
る。すなわち、ｐチャネルＭＩＳＦＥＴとｎチャネルＭ
Ｉ Ｓ ＦＥＴとの平面において必要とする離隔する
距離を、細溝によって半導体基板の深さ方向で形成する
ものである。前記素子分離用絶縁膜は、細溝部における
半導体基板主面部に形成される寄生チャネルを防止する
ために、チャネルストッパ領域を形成できるようにした
ものである。
のできる素子分離技術が提案されている（Ｖ Ｌ Ｓ
Ｉ Ｓｙｍｐｏｓｉｕｍ １９８３、ｐ ’１６〜ｐ
２７． Ｙａｍａｇｕｃｈｉ、 Ｍｏｒｉｍｏｔｏ
ａｎｄ Ｋａｗａｍｏｔ、ｏ、 ｒＰｒｏｃｅｓｓａ
ｎｄ Ｄｅｖｉｃｅ ｐｅｒｆｏｒｍａｎｃｅ ｏｆ
１ ｐ ｍ ｃｈａｎｎｅｌ ｎ −ｗｅｌｌ ＣＭＯ
８ｕｓｉｎｇ Ｄｅｅｐ Ｔｒｅｎｃｈ ｌ５ｏｌａｔ
ｉｏｎＴ ｅｃｎｏｌｏｇｙＪ ）。この素子分離技術
は、絶縁膜と多結晶シリコン膜とからなる埋込部材が埋
込まれた細溝（トレンチ）と、その上部に設けられた素
子分離用絶縁膜とで素子間分離構造を構成したものであ
る。すなわち、ｐチャネルＭＩＳＦＥＴとｎチャネルＭ
Ｉ Ｓ ＦＥＴとの平面において必要とする離隔する
距離を、細溝によって半導体基板の深さ方向で形成する
ものである。前記素子分離用絶縁膜は、細溝部における
半導体基板主面部に形成される寄生チャネルを防止する
ために、チャネルストッパ領域を形成できるようにした
ものである。
しかしながら、かかる技術における検討の結果、本発明
者は、以下に述べる原因により、半導体集積回路装置の
電気的信頼性を低下するという問題点を見い出した。素
子分離用絶縁膜を形成する熱酸化工程で、埋込部材に酸
素が導入されるので、埋込材料が酸化され体積膨張を生
じる。このため、細溝近傍における半導体基板内部に応
力を生じ、結晶欠陥を発生するので、ｐ−ｎ接合が破壊
される゛からである。
者は、以下に述べる原因により、半導体集積回路装置の
電気的信頼性を低下するという問題点を見い出した。素
子分離用絶縁膜を形成する熱酸化工程で、埋込部材に酸
素が導入されるので、埋込材料が酸化され体積膨張を生
じる。このため、細溝近傍における半導体基板内部に応
力を生じ、結晶欠陥を発生するので、ｐ−ｎ接合が破壊
される゛からである。
［発明の目的］
本発明の目的は、半導体集積回路装置の電気的信頼性を
向上することが可能な技術手段を提供することにある。
向上することが可能な技術手段を提供することにある。
本発明の他の目的は、半導体集積回路装置の電気的信頼
性を向上し、かつ、その集積度を向上することが可能な
技術手段を提供することにある。
性を向上し、かつ、その集積度を向上することが可能な
技術手段を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要コ
本願において開示される発明のうち、代表的な、ものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、埋込部材が埋込まれた細溝と素子間分離用絶
縁膜とで構成される素子間分離構造を有する半導体集積
回路装置において、前記素子間分離用絶縁膜と埋込部材
とを、それらの端部で適度に接触するか又は離隔する。
縁膜とで構成される素子間分離構造を有する半導体集積
回路装置において、前記素子間分離用絶縁膜と埋込部材
とを、それらの端部で適度に接触するか又は離隔する。
これによって、素子間分離用絶縁膜を形成する熱酸化工
程で蝋込部材に酸素が導入されないので、埋込部材が酸
化され体積膨張することによる結晶欠陥の発生を防止す
ることができる。
程で蝋込部材に酸素が導入されないので、埋込部材が酸
化され体積膨張することによる結晶欠陥の発生を防止す
ることができる。
従って、半導体集積回路装置の電気的信頼性を向上する
ことができる。
ことができる。
以下、本発明の構成について、本発明を、ＣＭＩＳを備
えた半導体集積回路装置に適用した実施例とともに説明
する。
えた半導体集積回路装置に適用した実施例とともに説明
する。
［実施例Ｉコ
第１図乃至第７図は、本発明の実施例Ｉを説明するため
の各製造工程におけるＣＭＩＳを備えた半導体集積回路
装置の要部断面図である。
の各製造工程におけるＣＭＩＳを備えた半導体集積回路
装置の要部断面図である。
なお、実施例の全回において、同一・機能を有するもの
は同一符号を付け、そのくり返しの説明は省略する。
は同一符号を付け、そのくり返しの説明は省略する。
まず、単結晶シリコンからなるｎ″型の半導体基板１を
用意する。
用意する。
そして、細溝を形成するために、半導体基板１の主面上
部に絶縁膜を形成し、該絶縁膜に所定のパターンニンク
を施してエツチング用マスク２を形成する。このマスク
２は、例えば、熱酸化技術又は化学的気相析出（以下、
ＣＶＤという）技術による酸化シリコン膜を用いる。
部に絶縁膜を形成し、該絶縁膜に所定のパターンニンク
を施してエツチング用マスク２を形成する。このマスク
２は、例えば、熱酸化技術又は化学的気相析出（以下、
ＣＶＤという）技術による酸化シリコン膜を用いる。
この後、マスク２を用いて異方性エツチング技術を施し
、第１図に示すように、半導体基板１主面部に細溝３を
形成する。この細溝３は、異なるチャネル型の半導体素
子間を電気的に分離するためのものである。
、第１図に示すように、半導体基板１主面部に細溝３を
形成する。この細溝３は、異なるチャネル型の半導体素
子間を電気的に分離するためのものである。
第１図に示す工程の後に、マスク２を除去する。
そして、半導体基板１主面上部及び細溝３にそった半導
体基板１主面上部に絶縁膜４Ａ、４Ｂを形成する。この
絶縁膜４Ａ、４Ｂは、例えば、熱酸化技術による酸化シ
リコン膜を用いる。
体基板１主面上部に絶縁膜４Ａ、４Ｂを形成する。この
絶縁膜４Ａ、４Ｂは、例えば、熱酸化技術による酸化シ
リコン膜を用いる。
この後、第２図に示すように、細溝３に埋込むように、
絶縁膜４Ｂ上部に多結晶シリコン膜５を形成する。この
多結晶シリコン膜５は、その上面が平担化されるように
、ＣＶＤ技術によって絶縁膜４Ａ、４Ｂ上部に多結晶シ
リコン膜を形成し、異方性エツチング技術によって絶縁
膜４Ａ上部の多結晶シリコン膜を除去して形成する。
絶縁膜４Ｂ上部に多結晶シリコン膜５を形成する。この
多結晶シリコン膜５は、その上面が平担化されるように
、ＣＶＤ技術によって絶縁膜４Ａ、４Ｂ上部に多結晶シ
リコン膜を形成し、異方性エツチング技術によって絶縁
膜４Ａ上部の多結晶シリコン膜を除去して形成する。
細溝３に埋込まれる埋込部材は、絶縁膜４Ａと多結晶シ
リコン膜５とによって構成されている。
リコン膜５とによって構成されている。
また、埋込部材は、絶縁膜のみ、例えば、ＣＶＤ技術に
よる酸化シリコン膜で形成してもよい。
よる酸化シリコン膜で形成してもよい。
第２図に示す工程の後に、第３図に示すように、多結晶
シリコン膜５上部に絶縁膜４Ｃを形成する。
シリコン膜５上部に絶縁膜４Ｃを形成する。
この絶縁膜４Ｃは、例えば、熱酸化技術による酸化シリ
コン膜を用いる。
コン膜を用いる。
第３図に示す工程の後に、ｐ型のウェル領域形成領域の
半導体基板１主面部に、ｐ型の不純物を導入する。この
不純物は、例えば、イオン注入技術を用いて、絶縁膜４
Ａを通して半導体基板１に導入する。
半導体基板１主面部に、ｐ型の不純物を導入する。この
不純物は、例えば、イオン注入技術を用いて、絶縁膜４
Ａを通して半導体基板１に導入する。
そして、導入された不純物に引き伸し拡散を施し、第４
図に示すように、Ｐ−型のウェル領域６を形成する。
図に示すように、Ｐ−型のウェル領域６を形成する。
第４図に示す工程の後に、素子間分離用絶縁膜を形成す
るために、絶縁膜４Ａ、４Ｃの所定上部に熱酸化用マス
ク７を形成する。このマスク７は、例えば、ＣＶＤ技術
による窒化シリコン膜を用い、素子間分離用絶縁膜を形
成した時に、その端部が埋込部材に適度に接触するか又
は離隔するように形成する。これは、素子間分離用絶縁
膜の熱酸化工程において、酸素が埋込部材に導入されな
いようにするためである。
るために、絶縁膜４Ａ、４Ｃの所定上部に熱酸化用マス
ク７を形成する。このマスク７は、例えば、ＣＶＤ技術
による窒化シリコン膜を用い、素子間分離用絶縁膜を形
成した時に、その端部が埋込部材に適度に接触するか又
は離隔するように形成する。これは、素子間分離用絶縁
膜の熱酸化工程において、酸素が埋込部材に導入されな
いようにするためである。
そして、第５図に示すように、半導体素子間となるウェ
ル領域６主面部に、チャネルストッパ領域を形成するた
めのｐ型の不純物８Ａを導入する。
ル領域６主面部に、チャネルストッパ領域を形成するた
めのｐ型の不純物８Ａを導入する。
この不純物は、イオン注入技術を用い、絶縁膜４Ａを通
してウェル領域６主面部に導入する。
してウェル領域６主面部に導入する。
第５図に示す工程の後に、熱酸化工程を施し、第６図に
示すように、マスク７以外の半導体基板１主面上部及び
ウェル領域６主面上部に、素子間分離用絶縁膜９を形成
し、素子間分離用絶縁膜９下部のウェル領域６主面部に
、ｐ型のチャネルストッパ領域８を形成する。素子間分
離用絶縁膜９は、その端部が、埋込部材に適度に接触す
るか又は離隔するように形成される。チャネルストッパ
領域８°は、この熱酸化工程で、不純物８Ａに引き伸し
拡散が施されて形成される。
示すように、マスク７以外の半導体基板１主面上部及び
ウェル領域６主面上部に、素子間分離用絶縁膜９を形成
し、素子間分離用絶縁膜９下部のウェル領域６主面部に
、ｐ型のチャネルストッパ領域８を形成する。素子間分
離用絶縁膜９は、その端部が、埋込部材に適度に接触す
るか又は離隔するように形成される。チャネルストッパ
領域８°は、この熱酸化工程で、不純物８Ａに引き伸し
拡散が施されて形成される。
第６図に示す工程の後に、マスク７を除去する。
そして、半導体素子間の絶縁膜４Ａを除去して半導体基
板１主面及びウェル領域６主面を露出させ、該露出され
た部分にＭ Ｉ Ｓ ＦＥＴのゲート絶縁膜１０を形成
する。この絶縁膜１０は、例えば、熱酸化技術による酸
化シリコン膜を用いる。
板１主面及びウェル領域６主面を露出させ、該露出され
た部分にＭ Ｉ Ｓ ＦＥＴのゲート絶縁膜１０を形成
する。この絶縁膜１０は、例えば、熱酸化技術による酸
化シリコン膜を用いる。
この後、絶縁膜１０の所定上部に、ゲート電極１１を形
成し、その両側部の半導体基板１主面部及びウェル領域
６主面部に、ｐ＋型の半導体領域１２、ｎ＋型の半導体
領域１３を形成する。
成し、その両側部の半導体基板１主面部及びウェル領域
６主面部に、ｐ＋型の半導体領域１２、ｎ＋型の半導体
領域１３を形成する。
これによって、半導体基板ｌ、絶縁膜ｌＯ、ゲート電極
１１及びソース領域又はトレイン領域として使用される
半導体領域１２によって構成されるＰチャネルＭＩ ５
ＦＥＴＱｐが形成される。さらに、ウェル領域６、絶縁
膜１０、ゲート電極１１及びソース領域又はトレイン領
域として使用される半導体領域１３によって構成される
ｎチャネルＭＩＳＦＥＴＱｎが形成される。
１１及びソース領域又はトレイン領域として使用される
半導体領域１２によって構成されるＰチャネルＭＩ ５
ＦＥＴＱｐが形成される。さらに、ウェル領域６、絶縁
膜１０、ゲート電極１１及びソース領域又はトレイン領
域として使用される半導体領域１３によって構成される
ｎチャネルＭＩＳＦＥＴＱｎが形成される。
この後、ＭＩＳＦＥＴＱｐ、Ｑｎ上部に絶縁膜１４を形
成し、半導体領域１２．１３所定−に部の絶縁膜１４を
除去して接続孔１５を形成する。
成し、半導体領域１２．１３所定−に部の絶縁膜１４を
除去して接続孔１５を形成する。
そして、第７図に示すように、接続孔１５を通して半導
体領域１２．１３と接続するように、絶縁膜１４の上部
に導電層１６を形成する１゜これら一連の製造工程によ
り、ＰチャネルＭＩＳＦＥＴＱｐとｎチャネルＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｎとによって構成されるＣＭＩＳ
を備えた半導体集積回路装置が完成する。なお、この後
に、保護膜等の処理工程を施してもよい。
体領域１２．１３と接続するように、絶縁膜１４の上部
に導電層１６を形成する１゜これら一連の製造工程によ
り、ＰチャネルＭＩＳＦＥＴＱｐとｎチャネルＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｎとによって構成されるＣＭＩＳ
を備えた半導体集積回路装置が完成する。なお、この後
に、保護膜等の処理工程を施してもよい。
以上説明したように、本実施例Ｉによれは、素子間分離
構造を構成する素子間分離用絶縁膜と細溝に埋込まれる
埋込部材とを、それらの端部で適度に接触するか又は離
隔させることにより、素子間分離用絶縁膜を形成する熱
酸化工程で埋込部材に酸素が恋人さ九ないので、埋込部
材が酸化されず体積膨張が起こらないため結晶欠陥の発
生を防止することができる。従って、半導体集積回路装
置の電気的信頼性を向上することができる。
構造を構成する素子間分離用絶縁膜と細溝に埋込まれる
埋込部材とを、それらの端部で適度に接触するか又は離
隔させることにより、素子間分離用絶縁膜を形成する熱
酸化工程で埋込部材に酸素が恋人さ九ないので、埋込部
材が酸化されず体積膨張が起こらないため結晶欠陥の発
生を防止することができる。従って、半導体集積回路装
置の電気的信頼性を向上することができる。
また、細溝を用いて素子間分離構造を構成することによ
り、平面において必要とする離隔する距離を半導体基板
の深さ方向で形成することができるので、それに要する
面積を縮小することができる。従って、半導体集積回路
装置の集積度を向上することができる。
り、平面において必要とする離隔する距離を半導体基板
の深さ方向で形成することができるので、それに要する
面積を縮小することができる。従って、半導体集積回路
装置の集積度を向上することができる。
［実施例■］
本実施例■は、前記実施例Ｉに比べてさらに集積度を向
上させた例である。
上させた例である。
第８図は、本発明の実施例■を説明するためのＣＭＩＳ
を備えた半導体集積回路装置の要部断面図である。
を備えた半導体集積回路装置の要部断面図である。
第８図における半導体集積回路装置は、ｐチャネルＭＩ
ＳＦＥＴＱＰと細溝３との間の素子間分離用絶縁膜９を
設けないものである。
ＳＦＥＴＱＰと細溝３との間の素子間分離用絶縁膜９を
設けないものである。
これは、絶縁膜４Ｂは一般的に正電荷を持ぢ、ｎ型の寄
生チャネルが形成されやすいので、ウェル領域６側には
、チャネルストッパ領域８を形成する必要があるが、半
導体基板ｌ側には、チャネルストッパ領域を形成する必
要がないからである。
生チャネルが形成されやすいので、ウェル領域６側には
、チャネルストッパ領域８を形成する必要があるが、半
導体基板ｌ側には、チャネルストッパ領域を形成する必
要がないからである。
以上説明したように、本実施例Ｈによれば、前記実施例
■と略同様の効果を得ることができ、さらに、以下に述
べるような効果を得ることができる。
■と略同様の効果を得ることができ、さらに、以下に述
べるような効果を得ることができる。
ＰチャネルＭＩＳＦＥＴ形成領域において、ｐチャネル
ＭＩＳＦＥＴと細溝との間の素子間分離用絶縁膜を設け
ないことにより、素子分割構造に要する面積を縮小する
ことができるので、半導体集積回路装置の集積度を向上
することができる。
ＭＩＳＦＥＴと細溝との間の素子間分離用絶縁膜を設け
ないことにより、素子分割構造に要する面積を縮小する
ことができるので、半導体集積回路装置の集積度を向上
することができる。
［実施例■］
本実施例■は、前記実施例■、Ｈに比べて、ラッチアッ
プ現象をさらに低減させるための構造である。
プ現象をさらに低減させるための構造である。
第９図は、本発明の本実施例■を説明するためのＣＭＩ
Ｓを備えた半導体集積回路装置の要部断面図である。
Ｓを備えた半導体集積回路装置の要部断面図である。
第９図において、ＩＡは単結晶シリコンからなるｎ＋型
の半導体基板、ＩＢは半導体基板ＩＡ上部に積層された
単結晶シリコンからなるｎ−型のエピタキシャル層であ
る。
の半導体基板、ＩＢは半導体基板ＩＡ上部に積層された
単結晶シリコンからなるｎ−型のエピタキシャル層であ
る。
半導体基板ＩＡは、少数キャリアのライフタイムを短く
するためのものである。
するためのものである。
そして、細溝３は、その底部が少なくとも半導体基板Ｉ
Ａに接触して形成される。
Ａに接触して形成される。
実質的な半導体基体は、半導体基板ｌＡとエピタキシャ
ル層ＩＢとによって構成されている。
ル層ＩＢとによって構成されている。
６Ａはエピタキシャル層ＩＢの所定主面部に設けられた
ｐ−型のウェル領域である。
ｐ−型のウェル領域である。
以上説明したように、本実施例■によれば、前記実施例
■、■と略同様の効果を得ることができ、さらに、以下
に述べるような効果を得ることができる。
■、■と略同様の効果を得ることができ、さらに、以下
に述べるような効果を得ることができる。
高濃度の不純物を有する半導体基板とエピタキシャル層
とで半導体基体を構成し、前記半導体基板と細溝の底部
とを接触させることにより、少数キャリアが高濃度半導
体領域を通るようにし・たものである。高濃度半導体領
域は、少数キャリアのライフタイムを著しく短くするめ
ラッチアップ現象がほとんど起こらないようにすること
ができる。
とで半導体基体を構成し、前記半導体基板と細溝の底部
とを接触させることにより、少数キャリアが高濃度半導
体領域を通るようにし・たものである。高濃度半導体領
域は、少数キャリアのライフタイムを著しく短くするめ
ラッチアップ現象がほとんど起こらないようにすること
ができる。
［効果］
以上説明したように、本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ることか
できる。
術手段によれば、以下に述べるような効果を得ることか
できる。
（１）素子間分離構造を構成する素子間分離用絶縁膜と
細溝に埋込まれる埋込部材とを、それらの端部で適度に
接触するか又は離隔させることにより、素子間分離用絶
縁膜を形成する熱酸化］二程で埋込部材に酸素が導入さ
れないので、埋込部材が酸化されず体積膨張が起こらな
いため、結晶欠陥の発生を防止することができｐ−ｎ接
合の破壊を防止することができる。
細溝に埋込まれる埋込部材とを、それらの端部で適度に
接触するか又は離隔させることにより、素子間分離用絶
縁膜を形成する熱酸化］二程で埋込部材に酸素が導入さ
れないので、埋込部材が酸化されず体積膨張が起こらな
いため、結晶欠陥の発生を防止することができｐ−ｎ接
合の破壊を防止することができる。
（２）前記（１）により、半導体集積回路装置の電気的
信頼性を向上することができる。
信頼性を向上することができる。
（３）細溝を用いて素子間分離構造を構成することによ
り、平面において必要とする離隔する距離を半導体基板
の深さ方向で形成することができるので、素子分離領域
に要する面積を縮小することができる。
り、平面において必要とする離隔する距離を半導体基板
の深さ方向で形成することができるので、素子分離領域
に要する面積を縮小することができる。
（４）前記（３）により、半導体集積回路装置の集積度
を向上することができる。
を向上することができる。
（５）前記（２）及び（４）により、半導体集積回路装
置の電気的信頼性を向上し、かつ、その集積度を向上す
ることができる。
置の電気的信頼性を向上し、かつ、その集積度を向上す
ることができる。
以上、本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
もとすき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
例えば、前記実施例は、本発明を、片ウェル方式のＣＭ
ＩＳを備えた半導体集積回路装置に適用した例について
説明したが、両ウェル方式のＣＭＩＳを備えた半導体集
積回路装置に適用してもよい。
ＩＳを備えた半導体集積回路装置に適用した例について
説明したが、両ウェル方式のＣＭＩＳを備えた半導体集
積回路装置に適用してもよい。
また、前記実施例は、本発明を、ＣＭＩＳを備えた半導
体集積回路装置の素子間分離技術に適用した例について
説明したが、それ以外、例えば、バイポーラトランジス
タを備えた半導体集積回路装置の素子間分離技術に適用
してもよい。
体集積回路装置の素子間分離技術に適用した例について
説明したが、それ以外、例えば、バイポーラトランジス
タを備えた半導体集積回路装置の素子間分離技術に適用
してもよい。
第１図乃至第７図は、本発明の実施例Ｉを説明するため
の各製造工程におけるＣＭＩＳを備えた半導体集積回路
装置の要部断面図、 第８図は、本発明の実施例■を説明するためのＣＭＩＳ
を備えた半導体集積回路装置の要部断面図、 第９図は、本発明の実施例■を説明するためのＣＭＩＳ
を備えた半導体集積回路装置の要部断面図である。 図中、１．ＩＡ・・・半導体基板、ＩＢ・・・エピタキ
シャル層、２，７・・・マスク、３・・・細溝、４Ａ、
４Ｂ、４Ｃ１１０，１４・・・絶縁膜、５・・・多結晶
シリコン膜、６．６Ａ・・・ウェル領域、８・・・チャ
ネルストッパ領域、８Ａ・・・不純物、９・・・素子間
分離用絶縁膜、１１・・・ゲート電極、１２．１３・・
・半導体領域、１５・・・接続孔、１６・・・導電層、
Ｑｐ、Ｑｎ・・・ＭＩＳＦＥＴである。 第 ２ 回 第 ３ 図 第 ４ 図
の各製造工程におけるＣＭＩＳを備えた半導体集積回路
装置の要部断面図、 第８図は、本発明の実施例■を説明するためのＣＭＩＳ
を備えた半導体集積回路装置の要部断面図、 第９図は、本発明の実施例■を説明するためのＣＭＩＳ
を備えた半導体集積回路装置の要部断面図である。 図中、１．ＩＡ・・・半導体基板、ＩＢ・・・エピタキ
シャル層、２，７・・・マスク、３・・・細溝、４Ａ、
４Ｂ、４Ｃ１１０，１４・・・絶縁膜、５・・・多結晶
シリコン膜、６．６Ａ・・・ウェル領域、８・・・チャ
ネルストッパ領域、８Ａ・・・不純物、９・・・素子間
分離用絶縁膜、１１・・・ゲート電極、１２．１３・・
・半導体領域、１５・・・接続孔、１６・・・導電層、
Ｑｐ、Ｑｎ・・・ＭＩＳＦＥＴである。 第 ２ 回 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板主面部に設けられた細溝と、該細溝の内
部に設けられた埋込部材と、該埋込部材上部に設けられ
た素子間分離用絶縁膜とによって構成された素子間分離
構造を有する半導体集積回路装置であって、前記素子間
分離用絶縁膜と前記埋込部材とを、それらの端部で適度
に接触するか又は離隔して設けてなることを特徴とする
半導体集積回路装置。 ２、前記埋込部材は、細溝にそって設けられた絶縁膜と
、該絶縁膜上部に設けられた多結晶シリコン膜とによっ
て構成されていることを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。 ３、前記埋込部材は、絶縁膜によって構成されているこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。 ４、前記素子間分離構造は、相補型のＭＩＳＦＥＴにお
ける半導体素子間を電気的に分離するためのものである
ことを特徴とする特許請求の範囲第１項乃至第３項に記
載のそれぞれの半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14953284A JPS6129149A (ja) | 1984-07-20 | 1984-07-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14953284A JPS6129149A (ja) | 1984-07-20 | 1984-07-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129149A true JPS6129149A (ja) | 1986-02-10 |
Family
ID=15477192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14953284A Pending JPS6129149A (ja) | 1984-07-20 | 1984-07-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129149A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103373A (en) * | 1995-11-01 | 2000-08-15 | Showa Denko K.K. | Carbon fiber material and electrode materials and method of manufacture therefor |
| US6528211B1 (en) | 1998-03-31 | 2003-03-04 | Showa Denko K.K. | Carbon fiber material and electrode materials for batteries |
| JP2004228305A (ja) * | 2003-01-22 | 2004-08-12 | Asahi Kasei Microsystems Kk | 半導体装置の製造方法 |
-
1984
- 1984-07-20 JP JP14953284A patent/JPS6129149A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103373A (en) * | 1995-11-01 | 2000-08-15 | Showa Denko K.K. | Carbon fiber material and electrode materials and method of manufacture therefor |
| US6528211B1 (en) | 1998-03-31 | 2003-03-04 | Showa Denko K.K. | Carbon fiber material and electrode materials for batteries |
| JP2004228305A (ja) * | 2003-01-22 | 2004-08-12 | Asahi Kasei Microsystems Kk | 半導体装置の製造方法 |
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