JPS63107065A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63107065A JPS63107065A JP25165386A JP25165386A JPS63107065A JP S63107065 A JPS63107065 A JP S63107065A JP 25165386 A JP25165386 A JP 25165386A JP 25165386 A JP25165386 A JP 25165386A JP S63107065 A JPS63107065 A JP S63107065A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、超高速バ
イポーラLSIに適用して有効な技術に関するものであ
る。
イポーラLSIに適用して有効な技術に関するものであ
る。
近年、バイポーラLSIにおいては、エピタキシャル層
上に形成した多結晶シリコン膜にヒ素及びホウ素をドー
プし、この多結晶シリコン膜から前記エピタキシャル層
へのこれらのヒ素及びホウ素の同時拡散によりバイポー
ラトランジスタのエミッタ領域及びベース領域を同時に
形成する技術が知られている(例えば、アイイーディー
エム84、テクニカル・ダイジェスト・オブ・ペーパー
ズ(工lEDM84 Technical Diges
L of Papers)、p、757〜p。
上に形成した多結晶シリコン膜にヒ素及びホウ素をドー
プし、この多結晶シリコン膜から前記エピタキシャル層
へのこれらのヒ素及びホウ素の同時拡散によりバイポー
ラトランジスタのエミッタ領域及びベース領域を同時に
形成する技術が知られている(例えば、アイイーディー
エム84、テクニカル・ダイジェスト・オブ・ペーパー
ズ(工lEDM84 Technical Diges
L of Papers)、p、757〜p。
760)。この技術によれば、同時拡散の際にホウ素の
拡散が著しく抑制されるため、極めて浅いベース領域を
形成することができる。この結果、ベース幅W8を例え
ば0.1μm以下と極めて狭くすることができ、これに
より遮断周波数f丁の向上を図ることができる。
拡散が著しく抑制されるため、極めて浅いベース領域を
形成することができる。この結果、ベース幅W8を例え
ば0.1μm以下と極めて狭くすることができ、これに
より遮断周波数f丁の向上を図ることができる。
しかしながら、上述のようにベース幅Weを狭くした場
合には、パンチスルーが起きやすくなるためBVcl:
o(コレクタ・エミッタ間耐圧)が低く、この結果、L
SIの回路設計が困難になるという問題がある。
合には、パンチスルーが起きやすくなるためBVcl:
o(コレクタ・エミッタ間耐圧)が低く、この結果、L
SIの回路設計が困難になるという問題がある。
本発明の目的は、半導体集積回路装置の回路設計を容易
にすることが可能な技術を提供することにある。
にすることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、木
明$lIFの記述及び添付図面によって明らかになるで
あろう。
明$lIFの記述及び添付図面によって明らかになるで
あろう。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、複数のバイポーラトランジスタのベース幅が
互いに異なる。
互いに異なる。
上記した手段によれば、高耐圧が必要とされるトランジ
スタはベース幅を大きくすることによりバンチスルーを
起きに<<シて耐圧を向上させ。
スタはベース幅を大きくすることによりバンチスルーを
起きに<<シて耐圧を向上させ。
高速動作が必要なトランジスタはベース幅を小さくして
動作速度を向上させる等、用途に応じてトランジスタの
性能を選択することが可能となるので、半導体集積回路
装置の回路設計を容易にすることができる。
動作速度を向上させる等、用途に応じてトランジスタの
性能を選択することが可能となるので、半導体集積回路
装置の回路設計を容易にすることができる。
以下1本発明の構成について、一実施例に基づき図面を
参照しながら説明する。
参照しながら説明する。
なお、全回において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。
の符号を付け、その繰り返しの説明は省略する。
第1図に示すように、まず例えばp型シリコン基板のよ
うな半導体基板1の表面に例えばぎ型の埋め込み層2を
形成した後、この半導体基板1上に例えばエピタキシャ
ル成長により例えばに型シリコンのようなエピタキシャ
ル層3を形成する。
うな半導体基板1の表面に例えばぎ型の埋め込み層2を
形成した後、この半導体基板1上に例えばエピタキシャ
ル成長により例えばに型シリコンのようなエピタキシャ
ル層3を形成する。
次に、このエピタキシャル層3をエツチングにより例え
ば台地状の所定形状とした後、このエピタキシャル層3
を選択的に熱酸化して例えばSiO2膜のようなフィー
ルド絶縁膜4を形成し、これにより素子分離を行う。次
に、このフィールド絶縁膜4で囲まれた活性領域表面を
熱酸化することにより例えばSiO2膜のような絶縁膜
5を形成し。
ば台地状の所定形状とした後、このエピタキシャル層3
を選択的に熱酸化して例えばSiO2膜のようなフィー
ルド絶縁膜4を形成し、これにより素子分離を行う。次
に、このフィールド絶縁膜4で囲まれた活性領域表面を
熱酸化することにより例えばSiO2膜のような絶縁膜
5を形成し。
さらにこの絶縁膜5及び前記フィールド絶縁膜4の上に
例えば5isN4膜のような酸化防止膜6を形成した後
、これらの酸化防止膜6及び前記絶縁$5の所定部分を
エツチングして開ロア、8を形成する。この後、これら
の開ロア、8を通じて例えばホウ素のようなP型不純物
をエピタキシャル層3中にイオン打ち込みすることによ
り、高耐圧トランジスタ部及び高速トランジスタ部にそ
れぞれ例えばP゛型のグラフトベース領域9を形成する
。
例えば5isN4膜のような酸化防止膜6を形成した後
、これらの酸化防止膜6及び前記絶縁$5の所定部分を
エツチングして開ロア、8を形成する。この後、これら
の開ロア、8を通じて例えばホウ素のようなP型不純物
をエピタキシャル層3中にイオン打ち込みすることによ
り、高耐圧トランジスタ部及び高速トランジスタ部にそ
れぞれ例えばP゛型のグラフトベース領域9を形成する
。
なお、実際には、この状態で埋め込み層2と接続されて
いる例えばn′″型のコレクタ取り出し領域がエピタキ
シャル層3中に形成されているが、その図示及び説明は
省略する。
いる例えばn′″型のコレクタ取り出し領域がエピタキ
シャル層3中に形成されているが、その図示及び説明は
省略する。
次に第2図に示すように、全面に例えば多結晶シリコン
膜10を形成し、この多結晶シリコン膜lOに例えばホ
ウ素のようなp型不純物をドープして低抵抗化した後、
この多結晶シリコン膜lOをエツチングによりパターン
ニングして所定形状とする。この所定形状の多結晶シリ
コン膜10がベース引き出し電極を構成する。次に、前
記多結晶シリコン1110の表面を熱酸化することによ
り例えば5iOz膜のような絶縁膜11を形成した後。
膜10を形成し、この多結晶シリコン膜lOに例えばホ
ウ素のようなp型不純物をドープして低抵抗化した後、
この多結晶シリコン膜lOをエツチングによりパターン
ニングして所定形状とする。この所定形状の多結晶シリ
コン膜10がベース引き出し電極を構成する。次に、前
記多結晶シリコン1110の表面を熱酸化することによ
り例えば5iOz膜のような絶縁膜11を形成した後。
この絶縁11111をマスクとして前記酸化防止膜6を
エツチングし、さらにこの酸化防止膜6をマスクとして
絶縁膜5をエツチングすることにより開口12.13を
形成する。次に、全面に例えば多結晶シリコン膜14を
形成した後、この多結晶シリコン膜14をエツチングに
よりパターンニングして所定形状とする。
エツチングし、さらにこの酸化防止膜6をマスクとして
絶縁膜5をエツチングすることにより開口12.13を
形成する。次に、全面に例えば多結晶シリコン膜14を
形成した後、この多結晶シリコン膜14をエツチングに
よりパターンニングして所定形状とする。
次に第3図に示すように、高速トランジスタ部の表面を
例えばフォトレジスト15で覆い、このフォトレジスト
15をマスクとして例えばホウ素のようなP型不純物を
高耐圧トランジスタ部の多結晶シリコンl[14にイオ
ン打ち込みする0次に、前記フォトレジスト15を除去
した後、アニールを行うことにより前記多結晶シリコン
膜14中のホウ素をエピタキシャル層3中に拡散させ、
これにより高耐圧トランジスタ部に例えばp型のべ一大
領域16を形成する。
例えばフォトレジスト15で覆い、このフォトレジスト
15をマスクとして例えばホウ素のようなP型不純物を
高耐圧トランジスタ部の多結晶シリコンl[14にイオ
ン打ち込みする0次に、前記フォトレジスト15を除去
した後、アニールを行うことにより前記多結晶シリコン
膜14中のホウ素をエピタキシャル層3中に拡散させ、
これにより高耐圧トランジスタ部に例えばp型のべ一大
領域16を形成する。
次に第4図に示すように1例えばホウ素のようなP型不
純物及び例えばヒ素のようなn型不純物を多結晶シリコ
ン膜14に順次イオン打ち込みした後、アニールを行う
。これによって、この多結晶シリコン膜14中のホウ素
及びヒ素がエピタキシャル層3中に同時拡散する。この
場合、この同時拡散の際には既述のようにホウ素の拡散
が著しく抑制されるため、高速トランジスタ部に例えば
P型の極めて浅い(例えば接合深さ0.2μm程度以下
)ベース領域17が形成される。一方、高耐圧トランジ
スタ部に既に形成されている前記ベース領域16はこの
同時拡散によりホウ素がさらに拡散されるため例えば接
合深さ0.3μm程度に深くなる。これと同時に、これ
らのベース領域16.17中に例えばn′″型の浅い(
例えば接合深さO,lμrn程度)エミッタ領域18が
それぞれ形成される。このようにして、エミッタ領域1
8、ベース領域16及びこのベース領域16の下方にお
けるエピタキシャル層3から成るコレクタ領域により高
耐圧トランジスタが構成されると共に。
純物及び例えばヒ素のようなn型不純物を多結晶シリコ
ン膜14に順次イオン打ち込みした後、アニールを行う
。これによって、この多結晶シリコン膜14中のホウ素
及びヒ素がエピタキシャル層3中に同時拡散する。この
場合、この同時拡散の際には既述のようにホウ素の拡散
が著しく抑制されるため、高速トランジスタ部に例えば
P型の極めて浅い(例えば接合深さ0.2μm程度以下
)ベース領域17が形成される。一方、高耐圧トランジ
スタ部に既に形成されている前記ベース領域16はこの
同時拡散によりホウ素がさらに拡散されるため例えば接
合深さ0.3μm程度に深くなる。これと同時に、これ
らのベース領域16.17中に例えばn′″型の浅い(
例えば接合深さO,lμrn程度)エミッタ領域18が
それぞれ形成される。このようにして、エミッタ領域1
8、ベース領域16及びこのベース領域16の下方にお
けるエピタキシャル層3から成るコレクタ領域により高
耐圧トランジスタが構成されると共に。
エミッタ領域18.ベース領域17及びこのベース領域
17の下方におけるエピタキシャル層3から成るコレク
タ領域により高速トランジスタが構成される。前記高耐
圧トランジスタ部のA−A線に沿っての不純物濃度分布
及び前記高速トランジスタ部のB−B線に沿っての不純
物濃度分布をそれぞれ第5図及び第6図に示す。
17の下方におけるエピタキシャル層3から成るコレク
タ領域により高速トランジスタが構成される。前記高耐
圧トランジスタ部のA−A線に沿っての不純物濃度分布
及び前記高速トランジスタ部のB−B線に沿っての不純
物濃度分布をそれぞれ第5図及び第6図に示す。
上述のことかられかるように、前記高耐圧トランジスタ
のベース幅W、は例えば0.2μm程度と広くすること
ができるので、パンチスルーが起きにくくなり、従って
BVcl−oを例えば6v程度以上に向上させることが
できる。このため、この高耐圧トランジスタでLSIの
出力回路を組むことにより、外部のLSI等の駆動能力
を高くすることができる。一方、高速トランジスタのベ
ース幅WBは1例えば0.1μm程度以下と極めて狭く
することができるので、遮断周波数fTが向上し、従っ
て高速動作化を図ることができる。また、この高速トラ
ンジスタのBVOEOは例えば3v程度の値を確保する
ことができるので、例えば内部回路を組むためのトラン
ジスタとして十分な耐圧を有する。また、上述のことか
ら、高い駆動能力を保持しつつLSI全体としての動作
速度の向上を図ることが可能となる。
のベース幅W、は例えば0.2μm程度と広くすること
ができるので、パンチスルーが起きにくくなり、従って
BVcl−oを例えば6v程度以上に向上させることが
できる。このため、この高耐圧トランジスタでLSIの
出力回路を組むことにより、外部のLSI等の駆動能力
を高くすることができる。一方、高速トランジスタのベ
ース幅WBは1例えば0.1μm程度以下と極めて狭く
することができるので、遮断周波数fTが向上し、従っ
て高速動作化を図ることができる。また、この高速トラ
ンジスタのBVOEOは例えば3v程度の値を確保する
ことができるので、例えば内部回路を組むためのトラン
ジスタとして十分な耐圧を有する。また、上述のことか
ら、高い駆動能力を保持しつつLSI全体としての動作
速度の向上を図ることが可能となる。
第4図に示す状態まで工程を終了した後、前記エミッタ
領域18、ベース領域16.17及びコレクタ領域用の
例えばアルミニウム電極を形成して、目的とするバイポ
ーラLSIを完成させる。
領域18、ベース領域16.17及びコレクタ領域用の
例えばアルミニウム電極を形成して、目的とするバイポ
ーラLSIを完成させる。
上述のように構成された本実施例によるバイポーラLS
Iによれば、コレクタ・エミッタ間に印加される電圧振
幅が小さく、かつ高速スイッチングが要求される内部回
路等にはベース幅W、の狭い高速トランジスタを用い、
エミッタ・コレクタ間に印加される電圧振幅が大きい、
すなわち大きなりVeEaを必要とする出力回路等には
高耐圧トランジスタを用いることが可能となる。すなわ
ち、用途に応じてトランジスタの性能を選択することが
可能となるので、LSIの回路設計が容易となる。
Iによれば、コレクタ・エミッタ間に印加される電圧振
幅が小さく、かつ高速スイッチングが要求される内部回
路等にはベース幅W、の狭い高速トランジスタを用い、
エミッタ・コレクタ間に印加される電圧振幅が大きい、
すなわち大きなりVeEaを必要とする出力回路等には
高耐圧トランジスタを用いることが可能となる。すなわ
ち、用途に応じてトランジスタの性能を選択することが
可能となるので、LSIの回路設計が容易となる。
また、上述の製造方法によれば、第3図に示すフォトレ
ジスト15を形成する工程、多結晶シリコン膜14中に
不純物を導入する工程及びこの多結晶シリコン膜14か
らエピタキシャル層3中に不純物を拡散させる工程を通
常の製造工程に追加するだけで上述のように高速トラン
ジスタと高耐圧トランジスタとを同時に形成することが
でき、製造工程が簡単である。
ジスト15を形成する工程、多結晶シリコン膜14中に
不純物を導入する工程及びこの多結晶シリコン膜14か
らエピタキシャル層3中に不純物を拡散させる工程を通
常の製造工程に追加するだけで上述のように高速トラン
ジスタと高耐圧トランジスタとを同時に形成することが
でき、製造工程が簡単である。
以上1本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
例えば、上述の実施例においては、耐圧が互いに異なる
二種類のバイポーラトランジスタを有するバイポーラL
SIについて説明したが1例えば耐圧が互いに異なる三
種類以上のバイポーラトランジスタを有するバイポーラ
LSIに本発明を適用することも可能である。また1本
発明は、例えばバイポーラ−CMO6LSI等のパイボ
ーラトランジスタを有する各種半導体集積回路装置に適
用することが可能である。
二種類のバイポーラトランジスタを有するバイポーラL
SIについて説明したが1例えば耐圧が互いに異なる三
種類以上のバイポーラトランジスタを有するバイポーラ
LSIに本発明を適用することも可能である。また1本
発明は、例えばバイポーラ−CMO6LSI等のパイボ
ーラトランジスタを有する各種半導体集積回路装置に適
用することが可能である。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、半導体集積回路装置の回路設計を容易にし高
速かつ高駆動能力をもつLSIを実現することができる
。
速かつ高駆動能力をもつLSIを実現することができる
。
第1図〜第4図は、本発明の一実施例によるバイポーラ
LSIの製造方法の一例を工程順に説明するための断面
図。 第5図は、第4図のA−A線に沿っての不純物濃度分布
の一例を示すグラフ、 第6図は、第4図のB−B線に沿っての不純物濃度分布
の一例を示すグラフである。 図中、1・・・半導体基板、2・・・埋め込み層、3・
・・エピタキシャル層、4・・・フィールド絶縁膜、5
.11・・・絶縁膜、9・・・グラフトベース領域、1
O114・・・多結晶シリコン膜、16.17・・・ベ
ース領域、18・・・エミッタ領域である。 第 1 図 第 2 図 第8図 第 4 心
LSIの製造方法の一例を工程順に説明するための断面
図。 第5図は、第4図のA−A線に沿っての不純物濃度分布
の一例を示すグラフ、 第6図は、第4図のB−B線に沿っての不純物濃度分布
の一例を示すグラフである。 図中、1・・・半導体基板、2・・・埋め込み層、3・
・・エピタキシャル層、4・・・フィールド絶縁膜、5
.11・・・絶縁膜、9・・・グラフトベース領域、1
O114・・・多結晶シリコン膜、16.17・・・ベ
ース領域、18・・・エミッタ領域である。 第 1 図 第 2 図 第8図 第 4 心
Claims (1)
- 【特許請求の範囲】 1 互いに耐圧の異なる複数のバイポーラトランジスタ
を有する半導体集積回路装置であって、前記複数のバイ
ポーラトランジスタのベース幅が互いに異なることを特
徴とする半導体集積回路装置。 2 前記複数のバイポーラトランジスタのうちの耐圧の
高いバイポーラトランジスタのベース幅が耐圧の低いバ
イポーラトランジスタのベース幅よりも大きいことを特
徴とする特許請求の範囲第1項記載の半導体集積回路装
置。 3 前記半導体集積回路装置がバイポーラLSIである
ことを特徴とする特許請求の範囲第1項又は第2項記載
の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25165386A JPS63107065A (ja) | 1986-10-24 | 1986-10-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25165386A JPS63107065A (ja) | 1986-10-24 | 1986-10-24 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63107065A true JPS63107065A (ja) | 1988-05-12 |
Family
ID=17226019
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25165386A Pending JPS63107065A (ja) | 1986-10-24 | 1986-10-24 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63107065A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0221639A (ja) * | 1988-07-08 | 1990-01-24 | Rohm Co Ltd | 半導体装置 |
-
1986
- 1986-10-24 JP JP25165386A patent/JPS63107065A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0221639A (ja) * | 1988-07-08 | 1990-01-24 | Rohm Co Ltd | 半導体装置 |
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