JPH05326541A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05326541A JPH05326541A JP13114792A JP13114792A JPH05326541A JP H05326541 A JPH05326541 A JP H05326541A JP 13114792 A JP13114792 A JP 13114792A JP 13114792 A JP13114792 A JP 13114792A JP H05326541 A JPH05326541 A JP H05326541A
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Abstract
(57)【要約】
【目的】耐圧が異なる複数のＮＰＮバイポーラトランジ
スタを設けた半導体装置及びその製造方法に関し、高速
ＮＰＮバイポーラトランジスタのＰ型ベース領域の厚さ
を高精度に制御できることを目的とする。 【構成】同一半導体基板上に、高耐圧及び高速ＮＰＮバ
イポーラトランジスタ１７，１８が形成されている。高
耐圧ＮＰＮトランジスタ１７はＮ- 型のエピタキシャル
層３内にＰ型ベース領域１２を形成しＰ型ベース領域１
２内にＮ+ 型エミッタ領域１４を形成し、Ｐ型ベース領
域１２は厚く形成されている。高速ＮＰＮトランジスタ
１８はＮ- 型のエピタキシャル層３内にＰ型ベース領域
１３を形成し、Ｐ型ベース領域１３内にＮ+ 型エミッタ
領域１４を形成している。Ｐ型ベース領域１３はＮ+ 型
のベース厚制御層１１により薄く形成されている。
スタを設けた半導体装置及びその製造方法に関し、高速
ＮＰＮバイポーラトランジスタのＰ型ベース領域の厚さ
を高精度に制御できることを目的とする。 【構成】同一半導体基板上に、高耐圧及び高速ＮＰＮバ
イポーラトランジスタ１７，１８が形成されている。高
耐圧ＮＰＮトランジスタ１７はＮ- 型のエピタキシャル
層３内にＰ型ベース領域１２を形成しＰ型ベース領域１
２内にＮ+ 型エミッタ領域１４を形成し、Ｐ型ベース領
域１２は厚く形成されている。高速ＮＰＮトランジスタ
１８はＮ- 型のエピタキシャル層３内にＰ型ベース領域
１３を形成し、Ｐ型ベース領域１３内にＮ+ 型エミッタ
領域１４を形成している。Ｐ型ベース領域１３はＮ+ 型
のベース厚制御層１１により薄く形成されている。
Description
【０００１】
【産業上の利用分野】本発明は耐圧が異なる複数のＮＰ
Ｎバイポーラトランジスタを設けた半導体装置及びその
製造方法に関する。
Ｎバイポーラトランジスタを設けた半導体装置及びその
製造方法に関する。
【０００２】近年のＮＰＮバイポーラトランジスタ（以
下、単にＮＰＮトランジスタという）には、高速性能、
低消費電力化が要求されている。これらを満たすために
は、ＮＰＮトランジスタのＰ型ベース領域を小さく、か
つ、薄くして、Ｐ型ベース領域を低抵抗、低容量にする
ことが必要である。しかし、Ｐ型ベース領域を薄くする
ことによって、ＮＰＮトランジスタのコレクタ・エミッ
タ間耐圧ＢＶCEO が小さくなり、回路に使用する場合に
不都合が生じる。このため、ＮＰＮトランジスタのコレ
クタ・エミッタ間耐圧ＢＶCEO を確保する必要がある。
下、単にＮＰＮトランジスタという）には、高速性能、
低消費電力化が要求されている。これらを満たすために
は、ＮＰＮトランジスタのＰ型ベース領域を小さく、か
つ、薄くして、Ｐ型ベース領域を低抵抗、低容量にする
ことが必要である。しかし、Ｐ型ベース領域を薄くする
ことによって、ＮＰＮトランジスタのコレクタ・エミッ
タ間耐圧ＢＶCEO が小さくなり、回路に使用する場合に
不都合が生じる。このため、ＮＰＮトランジスタのコレ
クタ・エミッタ間耐圧ＢＶCEO を確保する必要がある。
【０００３】
【従来の技術】従来、同一半導体基板上に同一サイズの
複数のＮＰＮトランジスタを形成した半導体装置では、
各ＮＰＮトランジスタのコレクタ・エミッタ間耐圧ＢＶ
CEO を異ならせることはできず、等しい値にしかできな
かった。
複数のＮＰＮトランジスタを形成した半導体装置では、
各ＮＰＮトランジスタのコレクタ・エミッタ間耐圧ＢＶ
CEO を異ならせることはできず、等しい値にしかできな
かった。
【０００４】従って、従来の半導体装置上に回路を構成
する場合、必要なコレクタ・エミッタ間耐圧ＢＶCEO を
確保できるようにＮＰＮトランジスタのＰ型ベース領域
を厚く形成し、高速性能及び低消費電力化を低下させた
半導体装置を使用しなければならなかった。
する場合、必要なコレクタ・エミッタ間耐圧ＢＶCEO を
確保できるようにＮＰＮトランジスタのＰ型ベース領域
を厚く形成し、高速性能及び低消費電力化を低下させた
半導体装置を使用しなければならなかった。
【０００５】又、ＮＰＮトランジスタのＰ型ベース領域
を薄く形成して高速性能及び低消費電力化を重視した半
導体装置を使用して回路を構成する場合には、動作とは
関係のない回路保護用の素子等の余分な素子を付加する
必要があり、高集積化が困難となっていた。例えば、半
導体装置上に図８に示すＥＣＬ（エミッタ・カプルド・
ロジック）回路３０を構成する場合には、エミッタ結合
された一対の入力トランジスタＴ１１，Ｔ１２と定電流
源トランジスタＴ１５との間、出力トランジスタＴ１３
と定電流源トランジスタ１６との間、及び出力トランジ
スタＴ１４と定電流源トランジスタ１７との間にそれぞ
れ保護ダイオードＴ１８，Ｔ１９，Ｔ２０を付加しなけ
ればならなかった。尚、これらの保護ダイオードＴ１
８，Ｔ１９，Ｔ２０はＮＰＮトランジスタのコレクタ・
ベース間をショートして構成される。
を薄く形成して高速性能及び低消費電力化を重視した半
導体装置を使用して回路を構成する場合には、動作とは
関係のない回路保護用の素子等の余分な素子を付加する
必要があり、高集積化が困難となっていた。例えば、半
導体装置上に図８に示すＥＣＬ（エミッタ・カプルド・
ロジック）回路３０を構成する場合には、エミッタ結合
された一対の入力トランジスタＴ１１，Ｔ１２と定電流
源トランジスタＴ１５との間、出力トランジスタＴ１３
と定電流源トランジスタ１６との間、及び出力トランジ
スタＴ１４と定電流源トランジスタ１７との間にそれぞ
れ保護ダイオードＴ１８，Ｔ１９，Ｔ２０を付加しなけ
ればならなかった。尚、これらの保護ダイオードＴ１
８，Ｔ１９，Ｔ２０はＮＰＮトランジスタのコレクタ・
ベース間をショートして構成される。
【０００６】上記問題点を解決するため、従来、Ｐ型拡
散を制御してＮＰＮトランジスタのＰ型ベース領域の厚
さを異ならせることによって、同一半導体基板上に高耐
圧ＮＰＮトランジスタ３１と低耐圧の高速ＮＰＮトラン
ジスタ３２とを形成した半導体装置が特開昭６３−１０
７０６５号公報において提案されている。
散を制御してＮＰＮトランジスタのＰ型ベース領域の厚
さを異ならせることによって、同一半導体基板上に高耐
圧ＮＰＮトランジスタ３１と低耐圧の高速ＮＰＮトラン
ジスタ３２とを形成した半導体装置が特開昭６３−１０
７０６５号公報において提案されている。
【０００７】図７に示すように、この半導体装置は、Ｎ
+ 型埋め込み層３４が形成されたＰ型半導体基板３３上
にＮ- 型のエピタキシャル層３５が設けられ、このエピ
タキシャル層３５をフィールド酸化膜３６により分離し
て高耐圧及び高速ＮＰＮトランジスタのためのコレクタ
領域が形成されている。高耐圧ＮＰＮトランジスタ３１
のエピタキシャル層３５にはＰ+ 型のグラフトベース領
域３７とベース厚が厚いＰ型のベース領域３８が形成さ
れ、ベース領域３８内にはＮ+ 型のエミッタ領域４０と
が形成されている。高速ＮＰＮトランジスタ３２のエピ
タキシャル層３５にはＰ+ 型のグラフトベース領域３７
とベース厚が薄いＰ型のベース領域３９とが形成され、
ベース領域３９内にもＮ+ 型のエミッタ領域４０が形成
されている。フィールド酸化膜３６上にはグラフトベー
ス領域３７の引き出し電極としてのポリシリコン膜４３
が設けられ、ポリシリコン膜４３上には酸化膜４４が設
けられている。尚、図示していないが、フィールド酸化
膜３６とポリシリコン膜４３との間には酸化防止膜が形
成されている。
+ 型埋め込み層３４が形成されたＰ型半導体基板３３上
にＮ- 型のエピタキシャル層３５が設けられ、このエピ
タキシャル層３５をフィールド酸化膜３６により分離し
て高耐圧及び高速ＮＰＮトランジスタのためのコレクタ
領域が形成されている。高耐圧ＮＰＮトランジスタ３１
のエピタキシャル層３５にはＰ+ 型のグラフトベース領
域３７とベース厚が厚いＰ型のベース領域３８が形成さ
れ、ベース領域３８内にはＮ+ 型のエミッタ領域４０と
が形成されている。高速ＮＰＮトランジスタ３２のエピ
タキシャル層３５にはＰ+ 型のグラフトベース領域３７
とベース厚が薄いＰ型のベース領域３９とが形成され、
ベース領域３９内にもＮ+ 型のエミッタ領域４０が形成
されている。フィールド酸化膜３６上にはグラフトベー
ス領域３７の引き出し電極としてのポリシリコン膜４３
が設けられ、ポリシリコン膜４３上には酸化膜４４が設
けられている。尚、図示していないが、フィールド酸化
膜３６とポリシリコン膜４３との間には酸化防止膜が形
成されている。
【０００８】そして、高耐圧及び高速ＮＰＮトランジス
タ３１，３２のベース領域３８，３９及びエミッタ領域
４０を形成するには、まず、酸化膜４４をエッチングし
て開口４１を形成し、高耐圧及び高速ＮＰＮトランジス
タ３１，３２上に所定形状のポリシリコン膜４２を設け
る。次に、高速ＮＰＮトランジスタ３２のポリシリコン
膜４２をフォトレジスト（図示略）にて覆い、例えばホ
ウ素（Ｂ）のようなＰ型不純物を高耐圧ＮＰＮトランジ
スタ３１上のポリシリコン膜４２にのみ高濃度にイオン
注入する。この後、高速ＮＰＮトランジスタ３２上のフ
ォトレジストを除去し、熱処理（アニール）を行って高
耐圧ＮＰＮトランジスタ３１のエピタキシャル層３５に
ポリシリコン膜４２中のホウ素を拡散させる。
タ３１，３２のベース領域３８，３９及びエミッタ領域
４０を形成するには、まず、酸化膜４４をエッチングし
て開口４１を形成し、高耐圧及び高速ＮＰＮトランジス
タ３１，３２上に所定形状のポリシリコン膜４２を設け
る。次に、高速ＮＰＮトランジスタ３２のポリシリコン
膜４２をフォトレジスト（図示略）にて覆い、例えばホ
ウ素（Ｂ）のようなＰ型不純物を高耐圧ＮＰＮトランジ
スタ３１上のポリシリコン膜４２にのみ高濃度にイオン
注入する。この後、高速ＮＰＮトランジスタ３２上のフ
ォトレジストを除去し、熱処理（アニール）を行って高
耐圧ＮＰＮトランジスタ３１のエピタキシャル層３５に
ポリシリコン膜４２中のホウ素を拡散させる。
【０００９】次に、高耐圧及び高速ＮＰＮトランジスタ
３１，３２上のポリシリコン膜４２に、例えばホウ素
（Ｂ）のようなＰ型不純物及び例えばヒ素（Ａｓ）のよ
うなＮ型不純物を順次高濃度にイオン注入した後、アニ
ールを行う。このアニールによって、ポリシリコン膜４
２中のホウ素及びヒ素がエピタキシャル層３５に順次拡
散する。これによって、高速ＮＰＮトランジスタ３２の
エピタキシャル層３５には薄いベース領域３８とエミッ
タ領域４０とが形成される。一方、高耐圧ＮＰＮトラン
ジスタ３１のエピタキシャル層３５には既にホウ素が拡
散しているため、厚いベース領域３７とエミッタ領域４
０とが形成される。
３１，３２上のポリシリコン膜４２に、例えばホウ素
（Ｂ）のようなＰ型不純物及び例えばヒ素（Ａｓ）のよ
うなＮ型不純物を順次高濃度にイオン注入した後、アニ
ールを行う。このアニールによって、ポリシリコン膜４
２中のホウ素及びヒ素がエピタキシャル層３５に順次拡
散する。これによって、高速ＮＰＮトランジスタ３２の
エピタキシャル層３５には薄いベース領域３８とエミッ
タ領域４０とが形成される。一方、高耐圧ＮＰＮトラン
ジスタ３１のエピタキシャル層３５には既にホウ素が拡
散しているため、厚いベース領域３７とエミッタ領域４
０とが形成される。
【００１０】
【発明が解決しようとする課題】上記のように、図７に
示す半導体装置では高耐圧ＮＰＮトランジスタ３１と高
速ＮＰＮトランジスタ３２とでホウ素の拡散回数を異な
らせることによって、ベース領域３８，３９のベース厚
を制御するようにしている。しかしながら、原子量の小
さいホウ素は拡散係数も大きいため、高速ＮＰＮトラン
ジスタ３２のベース領域３９のような微細な拡散を制御
することはむずかしく、その精度は低いものとなってし
まうという問題を生じていた。
示す半導体装置では高耐圧ＮＰＮトランジスタ３１と高
速ＮＰＮトランジスタ３２とでホウ素の拡散回数を異な
らせることによって、ベース領域３８，３９のベース厚
を制御するようにしている。しかしながら、原子量の小
さいホウ素は拡散係数も大きいため、高速ＮＰＮトラン
ジスタ３２のベース領域３９のような微細な拡散を制御
することはむずかしく、その精度は低いものとなってし
まうという問題を生じていた。
【００１１】本発明は上記問題点を解決するためになさ
れたものであって、高耐圧ＮＰＮトランジスタとＰ型ベ
ース領域の厚さを高精度に制御した高速ＮＰＮトランジ
スタとを同一半導体基板上に備える半導体装置及び製造
方法を提供することを目的とする。
れたものであって、高耐圧ＮＰＮトランジスタとＰ型ベ
ース領域の厚さを高精度に制御した高速ＮＰＮトランジ
スタとを同一半導体基板上に備える半導体装置及び製造
方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、第１発明は、Ｎ型コレクタ領域内にＰ型ベース領域
が形成されるとともにＰ型ベース領域内にＮ型エミッタ
領域が形成され、Ｐ型ベース領域が厚く形成された高耐
圧ＮＰＮバイポーラトランジスタと、Ｐ型ベース領域が
薄く形成された低耐圧の高速ＮＰＮバイポーラトランジ
スタとを同一半導体基板上に備える半導体装置であっ
て、高速ＮＰＮバイポーラトランジスタのＰ型ベース領
域の直下にＮ+ 型のベース厚制御層を設けた。
め、第１発明は、Ｎ型コレクタ領域内にＰ型ベース領域
が形成されるとともにＰ型ベース領域内にＮ型エミッタ
領域が形成され、Ｐ型ベース領域が厚く形成された高耐
圧ＮＰＮバイポーラトランジスタと、Ｐ型ベース領域が
薄く形成された低耐圧の高速ＮＰＮバイポーラトランジ
スタとを同一半導体基板上に備える半導体装置であっ
て、高速ＮＰＮバイポーラトランジスタのＰ型ベース領
域の直下にＮ+ 型のベース厚制御層を設けた。
【００１３】又、第２発明は、Ｎ型コレクタ領域内にＰ
型ベース領域が形成されるとともにＰ型ベース領域内に
Ｎ型エミッタ領域が形成され、Ｐ型ベース領域が厚く形
成された高耐圧ＮＰＮバイポーラトランジスタと、Ｐ型
ベース領域が薄く形成された高耐圧ＮＰＮバイポーラト
ランジスタとを同一半導体基板上に備える半導体装置の
製造方法であって、半導体基板上のＮ型半導体領域を分
離して高耐圧及び高速ＮＰＮバイポーラトランジスタの
ための各コレクタ領域を形成する工程と、高速ＮＰＮバ
イポーラトランジスタのコレクタ領域におけるベース形
成領域の直下にのみＮ型不純物を高濃度にイオン注入し
て熱拡散させることによりＮ+ 型のベース厚制御層を形
成する工程と、高耐圧及び高速ＮＰＮバイポーラトラン
ジスタの各コレクタ領域におけるベース形成領域にＰ型
不純物を熱拡散させることによりＰ型ベース領域を形成
する工程と、各Ｐ型ベース領域におけるエミッタ形成領
域にＮ型不純物を高濃度に熱拡散させることによりＮ型
の各エミッタ領域を形成する工程とを含んで構成した。
型ベース領域が形成されるとともにＰ型ベース領域内に
Ｎ型エミッタ領域が形成され、Ｐ型ベース領域が厚く形
成された高耐圧ＮＰＮバイポーラトランジスタと、Ｐ型
ベース領域が薄く形成された高耐圧ＮＰＮバイポーラト
ランジスタとを同一半導体基板上に備える半導体装置の
製造方法であって、半導体基板上のＮ型半導体領域を分
離して高耐圧及び高速ＮＰＮバイポーラトランジスタの
ための各コレクタ領域を形成する工程と、高速ＮＰＮバ
イポーラトランジスタのコレクタ領域におけるベース形
成領域の直下にのみＮ型不純物を高濃度にイオン注入し
て熱拡散させることによりＮ+ 型のベース厚制御層を形
成する工程と、高耐圧及び高速ＮＰＮバイポーラトラン
ジスタの各コレクタ領域におけるベース形成領域にＰ型
不純物を熱拡散させることによりＰ型ベース領域を形成
する工程と、各Ｐ型ベース領域におけるエミッタ形成領
域にＮ型不純物を高濃度に熱拡散させることによりＮ型
の各エミッタ領域を形成する工程とを含んで構成した。
【００１４】
【作用】本発明では、高耐圧及び高速ＮＰＮバイポーラ
トランジスタの各コレクタ領域にＰ型不純物を熱拡散さ
せてそれぞれＰ型ベース領域を形成する際、高速ＮＰＮ
バイポーラトランジスタでは原子量が小さいホウ素
（Ｂ）等のＰ型不純物はコレクタ領域の内方に深く拡散
しようとするが、ベース形成領域の直下のＮ+ 型のベー
ス厚制御層のＮ型不純物がベース形成領域側へも拡散し
てベース厚制御層が広がるため、このＮ+ 型のベース厚
制御層によってＰ型ベース領域の厚さが制御される。し
かも、Ｎ型不純物として使用される原子量が大きいリン
（Ｐ）、ヒ素（Ａｓ）等は拡散係数が小さく、熱拡散の
時間に基づいてＮ型不純物の拡散量を高精度に制御する
ことが可能である。従って、熱拡散の時間を制御するこ
とによってＰ型ベース領域の厚さが高精度に制御され、
所望する精度の高速ＮＰＮバイポーラトランジスタが形
成される。
トランジスタの各コレクタ領域にＰ型不純物を熱拡散さ
せてそれぞれＰ型ベース領域を形成する際、高速ＮＰＮ
バイポーラトランジスタでは原子量が小さいホウ素
（Ｂ）等のＰ型不純物はコレクタ領域の内方に深く拡散
しようとするが、ベース形成領域の直下のＮ+ 型のベー
ス厚制御層のＮ型不純物がベース形成領域側へも拡散し
てベース厚制御層が広がるため、このＮ+ 型のベース厚
制御層によってＰ型ベース領域の厚さが制御される。し
かも、Ｎ型不純物として使用される原子量が大きいリン
（Ｐ）、ヒ素（Ａｓ）等は拡散係数が小さく、熱拡散の
時間に基づいてＮ型不純物の拡散量を高精度に制御する
ことが可能である。従って、熱拡散の時間を制御するこ
とによってＰ型ベース領域の厚さが高精度に制御され、
所望する精度の高速ＮＰＮバイポーラトランジスタが形
成される。
【００１５】
【実施例】以下、本発明を具体化した一実施例を図１〜
図６に従って説明する。まず、図１に示すように、半導
体基板としてのＰ型シリコン基板１表面の各ＮＰＮトラ
ンジスタの形成位置にＮ+ 型の埋め込み層２を形成した
後、Ｐ型シリコン基板１上にエピタキシャル成長により
Ｎ- 型のエピタキシャル層３を成長させる。
図６に従って説明する。まず、図１に示すように、半導
体基板としてのＰ型シリコン基板１表面の各ＮＰＮトラ
ンジスタの形成位置にＮ+ 型の埋め込み層２を形成した
後、Ｐ型シリコン基板１上にエピタキシャル成長により
Ｎ- 型のエピタキシャル層３を成長させる。
【００１６】このエピタキシャル層３上に選択的熱酸化
を行い、シリコン酸化膜４を形成してエピタキシャル層
３を分離する。この分離した各エピタキシャル層３と前
記各Ｎ+ 型の埋め込み層２とにより高耐圧及び高速ＮＰ
Ｎバイポーラトランジスタのコレクタ領域を構成する。
シリコン酸化膜４上には引き出し電極としてのポリシリ
コン膜５を形成し、ポリシリコン膜５に例えばホウ素
（Ｂ）のようなＰ型不純物を高濃度にイオン注入する。
を行い、シリコン酸化膜４を形成してエピタキシャル層
３を分離する。この分離した各エピタキシャル層３と前
記各Ｎ+ 型の埋め込み層２とにより高耐圧及び高速ＮＰ
Ｎバイポーラトランジスタのコレクタ領域を構成する。
シリコン酸化膜４上には引き出し電極としてのポリシリ
コン膜５を形成し、ポリシリコン膜５に例えばホウ素
（Ｂ）のようなＰ型不純物を高濃度にイオン注入する。
【００１７】次に、図２に示すように、ポリシリコン膜
５をエッチングして各ＮＰＮトランジスタのエミッタ領
域の形成部分に開口６を形成する。そして、ポリシリコ
ン膜５及び開口６上に酸化膜７を成長させた後、アニー
ルを行ってエピタキシャル層３のポリシリコン膜５との
接触部分にホウ素を拡散させてＰ型のベース拡散層８を
形成する。
５をエッチングして各ＮＰＮトランジスタのエミッタ領
域の形成部分に開口６を形成する。そして、ポリシリコ
ン膜５及び開口６上に酸化膜７を成長させた後、アニー
ルを行ってエピタキシャル層３のポリシリコン膜５との
接触部分にホウ素を拡散させてＰ型のベース拡散層８を
形成する。
【００１８】この後、前記酸化膜７をエッチングして高
耐圧及び高速ＮＰＮトランジスタ部のエミッタ領域の形
成部分に開口９を形成し、フォトレジスト１０を基板全
面に塗布する。次に、高速ＮＰＮトランジスタ部上のフ
ォトレジストのみを除去し高耐圧ＮＰＮトランジスタ部
上のフォトレジスト１０は残す。
耐圧及び高速ＮＰＮトランジスタ部のエミッタ領域の形
成部分に開口９を形成し、フォトレジスト１０を基板全
面に塗布する。次に、高速ＮＰＮトランジスタ部上のフ
ォトレジストのみを除去し高耐圧ＮＰＮトランジスタ部
上のフォトレジスト１０は残す。
【００１９】続いて、高耐圧ＮＰＮトランジスタ部上の
フォトレジスト１０をマスクとして例えばヒ素（Ａｓ）
のようなＮ型不純物をイオン注入する。これによって、
高速ＮＰＮトランジスタ部のエピタキシャル層３の所定
深さ位置（ベース形成領域の直下）にのみヒ素を高濃度
に注入する。そして、アニールを行ってヒ素を拡散させ
ることにより高速ＮＰＮトランジスタ部のエピタキシャ
ル層３にＮ+ 型のベース厚制御層１１を形成する。
フォトレジスト１０をマスクとして例えばヒ素（Ａｓ）
のようなＮ型不純物をイオン注入する。これによって、
高速ＮＰＮトランジスタ部のエピタキシャル層３の所定
深さ位置（ベース形成領域の直下）にのみヒ素を高濃度
に注入する。そして、アニールを行ってヒ素を拡散させ
ることにより高速ＮＰＮトランジスタ部のエピタキシャ
ル層３にＮ+ 型のベース厚制御層１１を形成する。
【００２０】次に、図３に示すように、高耐圧ＮＰＮト
ランジスタ部上のフォトレジスト１０をエッチング除去
する。そして、前記各開口９を介して高耐圧及び高速Ｎ
ＰＮトランジスタ部の各エピタキシャル層３の表面に例
えばホウ素のようなＰ型不純物を高濃度にイオン注入し
アニールを行う。
ランジスタ部上のフォトレジスト１０をエッチング除去
する。そして、前記各開口９を介して高耐圧及び高速Ｎ
ＰＮトランジスタ部の各エピタキシャル層３の表面に例
えばホウ素のようなＰ型不純物を高濃度にイオン注入し
アニールを行う。
【００２１】これによって、ホウ素がエピタキシャル層
３中に拡散する。この場合、高耐圧ＮＰＮトランジスタ
部のエピタキシャル層３では原子量が小さいホウ素はエ
ピタキシャル層３の内方に深く拡散する。このため、高
耐圧ＮＰＮトランジスタ部のエピタキシャル層３にはＰ
型の厚いベース領域１２が形成される。一方、高速ＮＰ
Ｎトランジスタ部のエピタキシャル層３ではホウ素はエ
ピタキシャル層３の内方に深く拡散しようとするが、Ｎ
+ 型のベース厚制御層１１のヒ素が上方へも拡散してベ
ース厚制御層１１が広がり、ホウ素の拡散が抑制され
る。このため、高速ＮＰＮトランジスタ部のエピタキシ
ャル層３にはＰ型の極めて薄いベース領域１３が形成さ
れる。
３中に拡散する。この場合、高耐圧ＮＰＮトランジスタ
部のエピタキシャル層３では原子量が小さいホウ素はエ
ピタキシャル層３の内方に深く拡散する。このため、高
耐圧ＮＰＮトランジスタ部のエピタキシャル層３にはＰ
型の厚いベース領域１２が形成される。一方、高速ＮＰ
Ｎトランジスタ部のエピタキシャル層３ではホウ素はエ
ピタキシャル層３の内方に深く拡散しようとするが、Ｎ
+ 型のベース厚制御層１１のヒ素が上方へも拡散してベ
ース厚制御層１１が広がり、ホウ素の拡散が抑制され
る。このため、高速ＮＰＮトランジスタ部のエピタキシ
ャル層３にはＰ型の極めて薄いベース領域１３が形成さ
れる。
【００２２】次に、図４に示すように、前記各開口９を
介して高耐圧及び高速ＮＰＮトランジスタ部の各Ｐ型ベ
ース領域１２，１３の表面に例えばヒ素のようなＮ型不
純物を高濃度にイオン注入しアニールを行う。これによ
って、各Ｐ型ベース領域１２，１３にはヒ素が拡散し、
それぞれＮ+ 型エミッタ領域１４が形成される。この
後、各Ｎ+ 型エミッタ領域１４上に引き出し電極として
のポリシリコン膜１５を形成して高耐圧ＮＰＮバイポー
ラトランジスタ１７及び高速ＮＰＮバイポーラトランジ
スタ１８が形成される。そして、ポリシリコン膜１５上
に形成したアルミ配線１６により所望の回路を構成する
ことができる。
介して高耐圧及び高速ＮＰＮトランジスタ部の各Ｐ型ベ
ース領域１２，１３の表面に例えばヒ素のようなＮ型不
純物を高濃度にイオン注入しアニールを行う。これによ
って、各Ｐ型ベース領域１２，１３にはヒ素が拡散し、
それぞれＮ+ 型エミッタ領域１４が形成される。この
後、各Ｎ+ 型エミッタ領域１４上に引き出し電極として
のポリシリコン膜１５を形成して高耐圧ＮＰＮバイポー
ラトランジスタ１７及び高速ＮＰＮバイポーラトランジ
スタ１８が形成される。そして、ポリシリコン膜１５上
に形成したアルミ配線１６により所望の回路を構成する
ことができる。
【００２３】さて、本実施例では同一半導体基板１上に
同一サイズのＮＰＮバイポーラトランジスタを複数形成
する従来の工程に対して、高耐圧ＮＰＮトランジスタ部
上にフォトレジスト１０を形成する工程と、高速ＮＰＮ
トランジスタ部にＮ型不純物を注入してＮ+ 型のベース
厚制御層１１を形成する工程と、高耐圧ＮＰＮトランジ
スタ部上のフォトレジスト１０を除去する工程とを加え
ることのみにより、同一半導体基板１上に高耐圧ＮＰＮ
バイポーラトランジスタ１７と高速ＮＰＮバイポーラト
ランジスタ１８とを同時に、しかも容易に形成すること
ができる。
同一サイズのＮＰＮバイポーラトランジスタを複数形成
する従来の工程に対して、高耐圧ＮＰＮトランジスタ部
上にフォトレジスト１０を形成する工程と、高速ＮＰＮ
トランジスタ部にＮ型不純物を注入してＮ+ 型のベース
厚制御層１１を形成する工程と、高耐圧ＮＰＮトランジ
スタ部上のフォトレジスト１０を除去する工程とを加え
ることのみにより、同一半導体基板１上に高耐圧ＮＰＮ
バイポーラトランジスタ１７と高速ＮＰＮバイポーラト
ランジスタ１８とを同時に、しかも容易に形成すること
ができる。
【００２４】又、本実施例では高速ＮＰＮバイポーラト
ランジスタ１８のＰ型ベース領域１３の直下にＮ型不純
物としてのヒ素を高濃度に拡散させたＮ+ 型のベース厚
制御層１１を設けている。Ｎ型不純物として使用される
原子量が大きいヒ素等は拡散係数が小さく、アニール時
間の長さに基づいてＮ型不純物の拡散量を高精度に制御
することが可能である。従って、アニール時間を制御す
ることによってＰ型ベース領域１３の厚さを高精度に制
御することができ、所望する精度の高速ＮＰＮバイポー
ラトランジスタ１８を形成することができる。
ランジスタ１８のＰ型ベース領域１３の直下にＮ型不純
物としてのヒ素を高濃度に拡散させたＮ+ 型のベース厚
制御層１１を設けている。Ｎ型不純物として使用される
原子量が大きいヒ素等は拡散係数が小さく、アニール時
間の長さに基づいてＮ型不純物の拡散量を高精度に制御
することが可能である。従って、アニール時間を制御す
ることによってＰ型ベース領域１３の厚さを高精度に制
御することができ、所望する精度の高速ＮＰＮバイポー
ラトランジスタ１８を形成することができる。
【００２５】又、本実施例の半導体装置は同一半導体基
板１上に高耐圧ＮＰＮバイポーラトランジスタ１７と高
速ＮＰＮバイポーラトランジスタ１８とを形成してい
る。従って、本実施例の半導体装置上に、例えば、図５
に示すＥＣＬ回路１９を構成する場合には、高速性能を
要求される一対の入力トランジスタＴ１，Ｔ２及び出力
トランジスタＴ３，Ｔ４としては高速ＮＰＮバイポーラ
トランジスタ１８を用い、高耐圧を要求される定電流源
トランジスタＴ５〜Ｔ７としては高耐圧ＮＰＮバイポー
ラトランジスタ１７を用いればよい。従って、本実施例
の半導体装置では従来の半導体装置でＥＣＬ回路３０を
構成する際に必要であった保護ダイオードＴ１８，Ｔ１
９，Ｔ２０（図８参照）等の余分な素子を省略すること
ができ、高集積化を図ることができる。
板１上に高耐圧ＮＰＮバイポーラトランジスタ１７と高
速ＮＰＮバイポーラトランジスタ１８とを形成してい
る。従って、本実施例の半導体装置上に、例えば、図５
に示すＥＣＬ回路１９を構成する場合には、高速性能を
要求される一対の入力トランジスタＴ１，Ｔ２及び出力
トランジスタＴ３，Ｔ４としては高速ＮＰＮバイポーラ
トランジスタ１８を用い、高耐圧を要求される定電流源
トランジスタＴ５〜Ｔ７としては高耐圧ＮＰＮバイポー
ラトランジスタ１７を用いればよい。従って、本実施例
の半導体装置では従来の半導体装置でＥＣＬ回路３０を
構成する際に必要であった保護ダイオードＴ１８，Ｔ１
９，Ｔ２０（図８参照）等の余分な素子を省略すること
ができ、高集積化を図ることができる。
【００２６】又、本実施例の同一半導体基板１上に高耐
圧ＮＰＮバイポーラトランジスタ１７と高速ＮＰＮバイ
ポーラトランジスタ１８とを形成した半導体装置を用い
れば、図６に示す論理部２１とバイアス部２２とからな
る回路２０を構成することができる。即ち、論理部２１
の入力信号を扱う高速ＮＰＮトランジスタ２３に高耐圧
ＮＰＮトランジスタ２４を接続し、高耐圧ＮＰＮトラン
ジスタ２４には高耐圧ＮＰＮトランジスタで構成したバ
イアス部２２からバイアス電源を供給するようにすれば
よい。このように、本実施例の半導体装置では回路用途
により、高速ＮＰＮバイポーラトランジスタとコレクタ
・エミッタ間耐圧ＢＶCEO を重視した高耐圧ＮＰＮトラ
ンジスタを使い分けることで、回路性能をより効果的に
使用することができる。
圧ＮＰＮバイポーラトランジスタ１７と高速ＮＰＮバイ
ポーラトランジスタ１８とを形成した半導体装置を用い
れば、図６に示す論理部２１とバイアス部２２とからな
る回路２０を構成することができる。即ち、論理部２１
の入力信号を扱う高速ＮＰＮトランジスタ２３に高耐圧
ＮＰＮトランジスタ２４を接続し、高耐圧ＮＰＮトラン
ジスタ２４には高耐圧ＮＰＮトランジスタで構成したバ
イアス部２２からバイアス電源を供給するようにすれば
よい。このように、本実施例の半導体装置では回路用途
により、高速ＮＰＮバイポーラトランジスタとコレクタ
・エミッタ間耐圧ＢＶCEO を重視した高耐圧ＮＰＮトラ
ンジスタを使い分けることで、回路性能をより効果的に
使用することができる。
【００２７】尚、本実施例では高耐圧ＮＰＮバイポーラ
トランジスタ１７と高速ＮＰＮバイポーラトランジスタ
１８とを同一半導体基板１上に形成した半導体装置につ
いて述べたが、これらに加えて、例えばＰＮＰバイポー
ラトランジスタ又はＭＯＳトランジスタを形成した半導
体装置に実施してもよい。
トランジスタ１７と高速ＮＰＮバイポーラトランジスタ
１８とを同一半導体基板１上に形成した半導体装置につ
いて述べたが、これらに加えて、例えばＰＮＰバイポー
ラトランジスタ又はＭＯＳトランジスタを形成した半導
体装置に実施してもよい。
【００２８】
【発明の効果】以上詳述したように、本発明によれば、
同一半導体基板上に高耐圧ＮＰＮトランジスタと高速Ｎ
ＰＮトランジスタとを備えた半導体装置を形成すること
ができるとともに、高速ＮＰＮトランジスタのＰ型ベー
ス領域の厚さを高精度に制御することができる優れた効
果がある。
同一半導体基板上に高耐圧ＮＰＮトランジスタと高速Ｎ
ＰＮトランジスタとを備えた半導体装置を形成すること
ができるとともに、高速ＮＰＮトランジスタのＰ型ベー
ス領域の厚さを高精度に制御することができる優れた効
果がある。
【図１】一実施例の半導体装置の製造工程を示す断面図
である。
である。
【図２】一実施例の半導体装置の製造工程を示す断面図
である。
である。
【図３】一実施例の半導体装置の製造工程を示す断面図
である。
である。
【図４】一実施例の半導体装置の製造工程を示す断面図
である。
である。
【図５】一実施例の半導体装置を用いて構成できるＥＣ
Ｌ回路の回路図である。
Ｌ回路の回路図である。
【図６】一実施例の半導体装置を用いて構成できる回路
を示すブロック図である。
を示すブロック図である。
【図７】従来の半導体装置を示す断面図である。
【図８】従来の半導体装置を用いて構成したＥＣＬ回路
の回路図である。
の回路図である。
３ Ｎ型コレクタ領域としてのＮ- 型エピタキシャル層 １０ フォトレジスト １１ Ｎ+ 型ベース厚制御層 １２，１３ Ｐ型ベース領域 １４ Ｎ+ 型エミッタ領域 １７ 高耐圧ＮＰＮバイポーラトランジスタ １８ 高速ＮＰＮバイポーラトランジスタ
Claims (2)
- 【請求項１】 Ｎ型コレクタ領域（３）内にＰ型ベース
領域（１２，１３）が形成されるとともにＰ型ベース領
域（１２，１３）内にＮ型エミッタ領域（１４）が形成
され、Ｐ型ベース領域（１２）が厚く形成された高耐圧
ＮＰＮバイポーラトランジスタ（１７）と、Ｐ型ベース
領域（１３）が薄く形成された低耐圧の高速ＮＰＮバイ
ポーラトランジスタ（１８）とを同一半導体基板上に備
える半導体装置であって、 高速ＮＰＮバイポーラトランジスタ（１８）のＰ型ベー
ス領域（１３）の直下にＮ+ 型のベース厚制御層（１
１）を設けたことを特徴とする半導体装置。 - 【請求項２】 Ｎ型コレクタ領域内にＰ型ベース領域が
形成されるとともにＰ型ベース領域内にＮ型エミッタ領
域が形成され、Ｐ型ベース領域が厚く形成された高耐圧
ＮＰＮバイポーラトランジスタと、Ｐ型ベース領域が薄
く形成された高耐圧ＮＰＮバイポーラトランジスタとを
同一半導体基板上に備える半導体装置の製造方法であっ
て、 半導体基板上のＮ型半導体領域を分離して高耐圧及び高
速ＮＰＮバイポーラトランジスタのための各コレクタ領
域を形成する工程と、 高速ＮＰＮバイポーラトランジスタのコレクタ領域にお
けるベース形成領域の直下にのみＮ型不純物を高濃度に
イオン注入して熱拡散させることによりＮ+ 型のベース
厚制御層を形成する工程と、 高耐圧及び高速ＮＰＮバイポーラトランジスタの各コレ
クタ領域におけるベース形成領域にＰ型不純物を熱拡散
させることによりＰ型ベース領域を形成する工程と、 各Ｐ型ベース領域におけるエミッタ形成領域にＮ型不純
物を高濃度に熱拡散させることによりＮ型の各エミッタ
領域を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13114792A JPH05326541A (ja) | 1992-05-22 | 1992-05-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13114792A JPH05326541A (ja) | 1992-05-22 | 1992-05-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326541A true JPH05326541A (ja) | 1993-12-10 |
Family
ID=15051103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13114792A Withdrawn JPH05326541A (ja) | 1992-05-22 | 1992-05-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326541A (ja) |
-
1992
- 1992-05-22 JP JP13114792A patent/JPH05326541A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |