JPH03234054A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路、特に同一半導体基板上に、
バイポーラトランジスタとＭＯ３Ｉ−ランジスタと抵抗
素子および容量素子を形成するＢｉ−ＭＯ３半導体装置
の製造方法に関するものである。

従来の技術 近年、半導体集積回路の高速化やアナログ・デジタル共
存機能が望まれ、バイポーラトランジスタとＭＯＳトラ
ンジスタを同一基板内に集積化したＢ１−ＭＯＳ集積回
路が注目されており、また、高精度の抵抗素子、容量素
子を搭載することが望まれている。特に、寄生容量や電
圧依存性の小さい高精度の抵抗、容量素子はフィルタ内
蔵のために重要となっている。

従来の抵抗素子、容量素子を搭載したＢｉ−ＭＯ３半導
体装置の製造方法を第２図を参照して説明する。

まず、ｐ型車結晶シリコン基板１の上にｎ型埋め込み領
域２およびｐ型埋め込み領域３を選択的に形成した後、
比抵抗が１〜５Ω国のｎ型シリコンエピタキンヤル層を
形成し、ｎ型埋め込み領域２の上にｎウェル領域４を、
また、ｐ型埋め込み領域３の上に分離領域５とｐウェル
領域６を形成する。さらに選択的に厚いシリコン酸化膜
７を形成し、素子間を分離させる。次に、シリコン酸化
膜７上に多結晶シリコン膜を選択的に形成し、抵抗素子
領域にイオン注入して抵抗素子８とし、容量素子領域の
多結晶シリコン膜に選択的に高濃度の不純物をイオン注
入して低抵抗の容量素子の第１の電極９とする。次に、
抵抗素子８の保護膜および容量素子の誘電膜としてシリ
コン窒化膜１０を選択的に形成する。その後、選択酸化
法によりｎｐｎバイポーラトランジスタ形成領域のｎウ
ェル領域４の表面にベースエミッタ間分離のシリコン酸
化膜１１を形成する。さらに、ＭＯＳトランジスタを形
成するｎウェル領域４とｐウェル領域６の上に薄いシリ
コン酸化膜を形成し、ゲート絶縁膜１２とする。次にＭ
ＯＳトランジスタ領域上と、容量素子の第１の電極９上
に熱拡散により高濃度の燐をドープした多結晶シリコン
膜を選択的に形成してゲート電極１３と容量素子の第２
の電極１４とする。次に、ｎ型不純物の拡散によりｎｐ
ｎバイポーラトランジスタのコレクタウオール層１５を
形成し、さらにｐ型の不純物を選択的にイオン注入して
ベース領域１６を形成する。次に、ｎ型の不純物を選択
的にイオン注入してｎチャンネルＭＯＳトランジスタの
低濃度でｎ型のソース領域１７およびドレイン領域１８
を形成し、さらにゲート電極１３の側壁にサイドウオー
ル用のシリコン酸化膜１９を形成した後、ｎ型の不純物
を選択的にイオン注入してｎチャンネルＭＯＳトランジ
スタの高濃度でｎ型のソース領域２０およびドレイン領
域２１を形成することによりＬＤＤ構造のｎチャンネル
ＭＯＳトランジスタを形成する。

さらに、ｐ型の不純物を選択的にイオン注入してｎチャ
ンネルＭＯＳトランジスタの高濃度でｐ型のソース領域
２２及びドレイン領域２３を形成する。次に、砒素をド
ープした多結晶シリコン膜を選択的に形成してエミッタ
電極２４およびコレクタ電極２５を形成する。そして、
エミッタ電極２４およびコレクタ電極２５からの砒素の
拡散によりそれぞれエミッタ領域２６とコレクタコンタ
クト領域２７を形成する。

発明が解決しようとする課題 しかしながら前記従来の製造方法では、バイポーラトラ
ンジスタのペースエミッタ間分離膜がシリコン酸化膜１
１で形成されているため途中工程のシリコン酸化膜エツ
チングにより膜減りし、製造ばらつきにより極端に薄く
なっていた。このためペースエミッタ間に逆方向バイア
スが加わった場合、エミッタ電極２４とベース領域１６
との間に強電界が加わりホットエレクトロンのペースエ
ミッタ間分離膜であるシリコン酸化膜１１への注入トラ
ップが起こり、電流増幅率の変動などの信頼性上問題と
なる特性変動が生じ、また寄生容量が大きく充分な高周
波特性が得られないという欠点を有していた。本発明は
このような前記従来の課題を解決するもので、ペースエ
ミッタ間分離膜厚が途中工程のシリコン酸化膜エツチン
グなどにより減少するのを防ぐことにより、信頼性上問
題となるようなバイポーラトランジスタの特性変動を抑
制し、寄生容量の増加を低減することを可能にした半導
体装置の製造方法を提供することを目的とする。

課題を解決するための手段 これらの課題を解決するために本発明の半導体装置の製
造方法は、成長形成したシリコン窒化膜を部分的にエツ
チングして、抵抗体上および、または容量素子の第１の
電極上およびバイポーラトランジスタを形成すべき領域
上に残留させる工程を有する。

作用 本発明の半導体装置の製造方法によると、容量素子の誘
電膜を形成する工程において、同時にバイポーラトラン
ジスタを形成すべき領域上に残したシリコン窒化膜がシ
リコン酸化膜の耐エツチングマスクとなり、以降の工程
のシリコン酸化膜エツチングにより減少することがなく
、製造ばらつきの影響による膜厚変動を抑制できるため
、ペースエミッタ間分離膜は初期の膜厚を維持できる。

実施例 本発明にかかる半導体装置の製造方法を適用した一実施
例について第１図（ａｌ〜（Ｃ１に示した工程流れ図を
参照しながら説明する。

まず、第１図ｆａｔのように、ｐ型車結晶シリコン等の
半導体基板１０１の上に、ｎ型埋め込み領域１０２およ
びｎ型埋め込み領域１０３を選択的に形成した後、比抵
抗が０．３〜１０Ω口のｎ型またはｐ型のシリコンエピ
タキシャル層を形成し、ｎ型埋め込み領域１０２の上に
ｎウェル領域１０４を、またｎ型埋め込み流域１０３の
上にはこれにつながる分離領域１０５とｎウェル領域１
０６を形成する。さらに選択酸化法により成長させたシ
リコン酸化膜等の第１の絶縁膜１０７を形成して素子間
を分離させた後、ｎ型不純物の拡散によりコレクタウオ
ール層１０８を形成する。

さらに、半導体ウェハ表面に薄いシリコン酸化膜１０９
を形成した後、抵抗素子および容量下部電極として多結
晶シリコン膜等の第１の導電膜を選択的に形成し、さら
に多結晶シリコン膜のうち抵抗素子領域にたいして選択
的にｎ型またはｐ型の不純物をイオン注入して抵抗素子
１１０とする。その後多結晶シリコン膜のうち容量素子
下部電極領域に対して選択的にｎ型またはｐ型で高濃度
の不純物をイオン注入して低抵抗の容量素子の第１の電
極１１１とする。次に、半導体ウェハ表面にシリコン窒
化膜を成長させて、抵抗素子１１０上、容量素子の第１
の電極１１１上および、ｎウェル領域１０４の中のｎｐ
ｎバイポーラトランジスタのベース形成領域にシリコン
窒化膜１１２を残すようにシリコン窒化膜を選択的に除
去する。その後、前記シリコン窒化膜１１２をマスクと
して、薄いシリコン酸化膜１０９を除去してシリコン酸
化膜１０９を形成する。

次に第１図（ｂｌのように、シリコン窒化膜１１２をマ
スクとして選択酸化法によってＭＯＳトランジスタを形
成するｎウェル領域１０４とｎウェル領域１０６の上に
ゲート絶縁膜となる薄いシリコン酸化膜等の第２の絶縁
膜を形成する。次に、ＭＯＳトランジスタ領域上と、容
量素子の第１の電極１１１上に熱拡散により高濃度の燐
をドープした多結晶シリコン膜等の第２の導電膜を選択
的に形成してゲート電極１１４と容量素子の第２の電極
１１５を形成する。

次に第１図（Ｃ）のように、ｐ型の不純物を選択的イオ
ン注入してベース領域１１６を形成する。次に、第２の
絶縁膜をゲート電極１１４直下のみに残してゲート絶縁
膜１１３を形成した後、ｎ型の不純物を選択的にイオン
注入してｎチャンネルＭＯＳトランジスタの低濃度でｎ
型のソース領域１１７およびドレイン領域１１８を形成
し、さらにゲート電極１１４の側壁にサイドウオール用
の絶縁膜として酸化膜１１９を形成した後、ｎ型の不純
物を選択的にイオン注入してｎチャンネルＭＯＳトラン
ジスタの高濃度でｎ型のソース領域１２０およびドレイ
ン領域１２１を形成することによりｎチャンネルＭＯＳ
トランジスタのＬＤＤ構造を形成する。さらに、ｐ型の
不純物を選択的にイオン注入してｎチャンネルＭＯＳト
ランジスタの高濃度でｐ型のソース領域１２２およびド
レイン領域１２３を形成する。次に、エミッタ、コレク
タを形成する領域のシリコン酸化膜１０９とシリコン窒
化膜１１２を開孔し、砒素等のｎ型不純物をドープした
多結晶シリコン膜等を選択的に形成してエミッタ電極１
２４およびコレクタ電極１２５とする。その後、エミッ
タ電極１２４およびコレクタ電極１２５からの砒素の拡
散によりそれぞれエミッタ領域１２６とコレクタコンタ
クト領域１２７を形成する。

以上のように形成された実施例によれば、ｎｐｎバイポ
ーラトランジスタのベース領域１１６とエミッタ電極１
２４間のペースエミッタ間分離膜のシリコン窒化膜１１
２がシリコン酸化膜１０９の耐エツチングマスクとなる
ため、ペースエミッタ間分離膜厚が途中工程のシリコン
酸化膜エツチングなどにより減少することがなく、初期
の膜厚を維持できるので、ベースエミッタ間に逆バイア
スが印加された場合ベース領域１１６とエミッタ電極１
２４間の逆電界を緩和し、ホットエレクトロンのペース
エミッタ分離膜への注入を防ぎ、電流増幅率の変動など
の信頼性上問題となるような特性変動を抑制でき、また
ペースエミッタ間の余分な寄生容量の増加も防止できる
。さらに、このシリコン窒化膜は抵抗素子の保護膜およ
び、容量素子の誘電膜の形成と同時に形成できるため、
新たに工程を追加する必要がない。

なお、本実施例では、抵抗素子および容量素子の両方を
形成する場合ににって説明したが、抵抗素子または容量
素子の一方を形成する場合においても同様に適用できる
。また、本実施例では、バイポーラトランジスタとして
ｎｐｎトランジスタの場合について説明したが、同様に
ｐｎｐ　トランジスタを形成する場合においても適用で
きる。

また、本実施例では、ＭＯＳトランジスタとしてＣＭＯ
３トランジスタを形成する場合について説明したが、ｐ
チャンネルＭＯ５トランジスタまたはｎチャンネルＭＯ
５トランジスタのみを形成する場合についても適用でき
る。

さらに、本発明にかかる半導体装置の製造方法はシリコ
ンの代わりに化合物半導体にも適用できることは言うま
でもない。

発明の詳細 な説明したように、本発明にかかる半導体装置の製造方
法によれば、信頼性に優れたバイポーラトランジスタの
形成と同時に新規工程の追加をすることなく抵抗素子、
容量素子の同時形成ができる。

【図面の簡単な説明】

第１図は本発明の半導体装置の製造方法の流れを示す工
程順断面図、第２図は従来の半導体装置の構造を示す断
面図である。 １０１・・・・・・半導体基板、１０７・・・・・・第
１の絶縁膜、１０９・・・・・・シリコン酸化膜、１１
０・・・・・・抵抗素子、１１１・・・・・・容量素子
の第１の電極、１１２・・・・・・シリコン窒化膜、１
１３・・・・・・ゲート絶縁膜、１１４・・・・・・ゲ
ート電極、１１５・・・・・・容量素子の第２の電極。

Claims (1)

【特許請求の範囲】
1. 複数個のバイポーラトランジスタを形成する第１の領域
   とＭＯＳトランジスタを形成する第２の領域と少なくと
   も抵抗あるいは容量を形成する第３の領域からなる半導
   体基板を供給する工程と、前記第１の領域と第２の領域
   または前記第１の領域間または前記第２の領域間を分離
   する第１の酸化膜を形成する工程と、前記第３の所定領
   域に第１の導電膜を形成する工程と、前記第２の領域以
   外の領域に第２の絶縁膜を形成する工程と、前記第２の
   領域にゲート酸化膜を形成する工程と、前記半導体基板
   全面に第２の導電膜を形成する工程と、前記第２のゲー
   ト酸化膜及び前記第３の領域の前記容量領域の前記第２
   の絶縁膜上の所定領域に前記第２の導電膜を形成する工
   程とを有することを特徴とする半導体装置の製造方法。