JP2000150527A - ベ―スバラスト抵抗を使用するｌｐｎｐ - Google Patents
ベ―スバラスト抵抗を使用するｌｐｎｐInfo
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Abstract
(57)【要約】
【課題】 ゲインが改善されたＬＰＮＰ。
【解決手段】 低抵抗ベース埋込みｎ＋領域(114)を有
するが、この領域がエミッター領域(118)の下にはない
ラテラルＮＰＮトランジスタ（ＬＰＮＰ）(102)。こう
すると、エミッターの下に高抵抗ｎ−ウェル(116)が残
る。エミッター領域(118)の中心から、ｎ＋埋込み領域
(114)への抵抗は、エミッター領域(118)の周囲における
Ｎ＋埋込み領域(114)への抵抗より大きい。エミッター
領域(118)の中心でバイアス低下が起こり、そこで寄生
ベース電流が発生する。従って、アクティブコレクター
電流に対する寄生電流の比と、ピークベータが改善され
る。
するが、この領域がエミッター領域(118)の下にはない
ラテラルＮＰＮトランジスタ（ＬＰＮＰ）(102)。こう
すると、エミッターの下に高抵抗ｎ−ウェル(116)が残
る。エミッター領域(118)の中心から、ｎ＋埋込み領域
(114)への抵抗は、エミッター領域(118)の周囲における
Ｎ＋埋込み領域(114)への抵抗より大きい。エミッター
領域(118)の中心でバイアス低下が起こり、そこで寄生
ベース電流が発生する。従って、アクティブコレクター
電流に対する寄生電流の比と、ピークベータが改善され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にバイポーラ
トランジスタ形成の分野に関し、特にＢｉＣＭＯＳプロ
セスを使用したラテラルバイポーラトランジスタの形成
方法に関する。
トランジスタ形成の分野に関し、特にＢｉＣＭＯＳプロ
セスを使用したラテラルバイポーラトランジスタの形成
方法に関する。
【０００２】
【従来の技術】ラテラルＰＮＰバイポーラトランジスタ
（ＬＰＮＰ）は、多くの混合信号集積回路（ＩＣ）の設
計で望ましい。混合信号ＩＣは、デジタルとアナログ回
路の両方を結合し、それゆえ一般に、ＣＭＯＳトランジ
スタと、ＮＰＮバイポーラトランジスタと、高性能キャ
パシターと、ＬＰＮＰと、時々抵抗器とを備える。ＬＰ
ＮＰは、電流ミラー、アクティブロード、相補的バイポ
ーラロジック等の用途に使用される。ＬＰＮＰの重要な
回路の用途の例は、フィルターナル回路であり、ここに
ＬＰＮＰ電流ミラーは、ＰＭＯＳベースの電流ミラーを
使用する最適の設計をしのぐことが示された。ＬＰＮＰ
は、より高いダイナミックレンジ、より高い相互コンダ
クタンス、より低い寄生容量を有し、作動電圧が低く、
バンド幅（３×ＰＭＯＳ）がより高く、出力電圧による
ゲイン変化が少なく、ＤＣオフセット電圧がより低い。
その結果、ＬＰＮＰは、ハードディスクドライブ（ＨＤ
Ｄ）の用途に非常に好ましい。
（ＬＰＮＰ）は、多くの混合信号集積回路（ＩＣ）の設
計で望ましい。混合信号ＩＣは、デジタルとアナログ回
路の両方を結合し、それゆえ一般に、ＣＭＯＳトランジ
スタと、ＮＰＮバイポーラトランジスタと、高性能キャ
パシターと、ＬＰＮＰと、時々抵抗器とを備える。ＬＰ
ＮＰは、電流ミラー、アクティブロード、相補的バイポ
ーラロジック等の用途に使用される。ＬＰＮＰの重要な
回路の用途の例は、フィルターナル回路であり、ここに
ＬＰＮＰ電流ミラーは、ＰＭＯＳベースの電流ミラーを
使用する最適の設計をしのぐことが示された。ＬＰＮＰ
は、より高いダイナミックレンジ、より高い相互コンダ
クタンス、より低い寄生容量を有し、作動電圧が低く、
バンド幅（３×ＰＭＯＳ）がより高く、出力電圧による
ゲイン変化が少なく、ＤＣオフセット電圧がより低い。
その結果、ＬＰＮＰは、ハードディスクドライブ（ＨＤ
Ｄ）の用途に非常に好ましい。
【０００３】混合信号ＩＣ用の典型的なＬＰＮＰの設計
を図１に示す。ＬＰＮＰはＢｉＣＭＯＳプロセスを使用
して形成されるので、ＬＰＮＰの形成は、ＣＭＯＳトラ
ンジスタを形成するステップをできるだけ多く使用する
ように設計されている。基板12にｎ＋埋込み層14が形成
され、ＬＰＮＰ10の低抵抗ベースとして機能する。ｎ−
ウェル16は、ＬＰＮＰ10のベースである。エミッター18
とコレクター20が、標準ｐ＋ソース/ドレーン（Ｓ/Ｄ）
打込みを使用して、ｎ−ウェル16内に形成される。ポリ
シリコン（ポリ）ゲート電極22が、エミッター領域18に
結合される。ＬＰＮＰ10は、本質的にはＰＮＰの性能を
最適化したＰＭＯＳトランジスタの固有のＰＮＰであ
る。絶縁領域24が、ＬＰＮＰ10を他のデバイス（図示せ
ず）及びベースコンタクト26から絶縁する。
を図１に示す。ＬＰＮＰはＢｉＣＭＯＳプロセスを使用
して形成されるので、ＬＰＮＰの形成は、ＣＭＯＳトラ
ンジスタを形成するステップをできるだけ多く使用する
ように設計されている。基板12にｎ＋埋込み層14が形成
され、ＬＰＮＰ10の低抵抗ベースとして機能する。ｎ−
ウェル16は、ＬＰＮＰ10のベースである。エミッター18
とコレクター20が、標準ｐ＋ソース/ドレーン（Ｓ/Ｄ）
打込みを使用して、ｎ−ウェル16内に形成される。ポリ
シリコン（ポリ）ゲート電極22が、エミッター領域18に
結合される。ＬＰＮＰ10は、本質的にはＰＮＰの性能を
最適化したＰＭＯＳトランジスタの固有のＰＮＰであ
る。絶縁領域24が、ＬＰＮＰ10を他のデバイス（図示せ
ず）及びベースコンタクト26から絶縁する。
【０００４】ＬＰＮＰ10には、２つの主な電流がある。
第１は、ベース即ち寄生電流である。ベース電流は、ｎ
-ウェル16とエミッター18の間の接合領域に垂直に射出
された電子と正孔である。第２の主な電流は、コレクタ
ー即ちアクティブ(動作)電流である。コレクター電流
は、エミッター18とコレクター20の間のベースｎ-ウェ
ル16の「チャンネル」領域28を通って横に拡散する正孔
である。ＬＰＮＰは、アクティブ電流からゲインを達成
する。しかし、ゲインは、寄生電流により減少する。Ｌ
ＰＮＰのゲイン（ベータ）は、エミッターのＳ/Ｄ拡散
部の周囲長さと面積の比、またはベースーエミッター接
合部のアクティブと寄生の比に比例する。その結果、ベ
ータは、１/(ポリシリコンゲートの長さ)：１/(ベース
の幅)に比例する。従って、ポリゲートの長さを短くす
ることにより、ゲイン（ベータ）を増加することができ
る。しかし、コレクターとエミッターの輪郭は一定なの
で(即ち、ＣＭＯＳ設計のパラメータにより固定され
る)、早期電圧は、ポリシリコンゲート22の長さに比例
する。(早期電圧は、アクティブベースドーピングの合
計に比例する。)従って、ゲート長を長くすると、早期
電圧が改善される。その結果、ＬＰＮＰの性能の尺度で
あるベータと早期電圧の積は、ベース幅にかかわらず、
あるＣＭＯＳ技術について比較的一定である。
第１は、ベース即ち寄生電流である。ベース電流は、ｎ
-ウェル16とエミッター18の間の接合領域に垂直に射出
された電子と正孔である。第２の主な電流は、コレクタ
ー即ちアクティブ(動作)電流である。コレクター電流
は、エミッター18とコレクター20の間のベースｎ-ウェ
ル16の「チャンネル」領域28を通って横に拡散する正孔
である。ＬＰＮＰは、アクティブ電流からゲインを達成
する。しかし、ゲインは、寄生電流により減少する。Ｌ
ＰＮＰのゲイン（ベータ）は、エミッターのＳ/Ｄ拡散
部の周囲長さと面積の比、またはベースーエミッター接
合部のアクティブと寄生の比に比例する。その結果、ベ
ータは、１/(ポリシリコンゲートの長さ)：１/(ベース
の幅)に比例する。従って、ポリゲートの長さを短くす
ることにより、ゲイン（ベータ）を増加することができ
る。しかし、コレクターとエミッターの輪郭は一定なの
で(即ち、ＣＭＯＳ設計のパラメータにより固定され
る)、早期電圧は、ポリシリコンゲート22の長さに比例
する。(早期電圧は、アクティブベースドーピングの合
計に比例する。)従って、ゲート長を長くすると、早期
電圧が改善される。その結果、ＬＰＮＰの性能の尺度で
あるベータと早期電圧の積は、ベース幅にかかわらず、
あるＣＭＯＳ技術について比較的一定である。
【０００５】ＬＰＮＰは、一般にエミッターの周囲長さ
と面積の比を改善するため、円形のコレクターを有する
レイアウトを使用する。図２は円形コレクターのＬＰＮ
Ｐ10の断面を示し、図３は同じデバイスの上面図であ
る。ゲート長を0.6ミクロンにすると、ベータ（ゲイ
ン）16、早期電圧12となり、積は192である。ゲート長
が0.8ミクロン長くなると、ベータ9、早期電圧20とな
り、積は180である。この差は、本質的なものではな
い。ＨＤＤの用途で、ベータと早期電圧は共に20が望ま
しい。従って、プロセスのコストを実質的に増加させず
に、ゲイン及び/又は早期電圧を改善することが必要で
ある。
と面積の比を改善するため、円形のコレクターを有する
レイアウトを使用する。図２は円形コレクターのＬＰＮ
Ｐ10の断面を示し、図３は同じデバイスの上面図であ
る。ゲート長を0.6ミクロンにすると、ベータ（ゲイ
ン）16、早期電圧12となり、積は192である。ゲート長
が0.8ミクロン長くなると、ベータ9、早期電圧20とな
り、積は180である。この差は、本質的なものではな
い。ＨＤＤの用途で、ベータと早期電圧は共に20が望ま
しい。従って、プロセスのコストを実質的に増加させず
に、ゲイン及び/又は早期電圧を改善することが必要で
ある。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上述
した問題を解決することである。
した問題を解決することである。
【０００７】
【課題を解決するための手段】ベースバラスト抵抗を有
するＬＰＮＰトランジスターを形成する方法が開示され
る。低抵抗ベース領域は、コレクター領域の下に位置
し、実質的にエミッター領域の下に位置しない埋込みｎ
＋領域である。本発明の利点は、ゲインが改善されたＬ
ＰＮＰを提供することである。本発明の他の目的と利点
は、添付図面と共に次の本発明の詳細な説明を参照すれ
ば、当業者には明らかであろう。
するＬＰＮＰトランジスターを形成する方法が開示され
る。低抵抗ベース領域は、コレクター領域の下に位置
し、実質的にエミッター領域の下に位置しない埋込みｎ
＋領域である。本発明の利点は、ゲインが改善されたＬ
ＰＮＰを提供することである。本発明の他の目的と利点
は、添付図面と共に次の本発明の詳細な説明を参照すれ
ば、当業者には明らかであろう。
【０００８】
【発明の実施の形態及び実施例】本発明は、ラテラルバ
イポーラトランジスタに関する。ＢｉＣＭＯＳデバイス
について、またラテラルＰＮＰ（ＬＰＮＰ）とＣＭＯＳ
トランジスタの両方を有する方法について記述する。本
発明の利益は、ラテラルバイポーラトランジスタが望ま
しい他のプロセスとデバイス、特にＣＭＯＳとバイポー
ラトランジスタの両方が必要なデバイスにも適用できる
ことは当業者には明らかであろう。図４に、ＬＰＮＰ10
2と、ＣＭＯＳトランジスタ104を有するＢｉＣＭＯＳデ
バイス100を示す。ＣＭＯＳトランジスタ104は、標準ｐ
−型ＣＭＯＳトランジスタである。それは、ｎ−ウェル
領域106内に形成され、ｐ−型ソース/ドレーン領域108
と、ゲート電極110とを備える。ゲート電極110は、一般
にポリシリコンである。ソース/ドレーン領域108は、側
壁スペーサー111の下に延びるドレーン延長領域109を備
えても良い。
イポーラトランジスタに関する。ＢｉＣＭＯＳデバイス
について、またラテラルＰＮＰ（ＬＰＮＰ）とＣＭＯＳ
トランジスタの両方を有する方法について記述する。本
発明の利益は、ラテラルバイポーラトランジスタが望ま
しい他のプロセスとデバイス、特にＣＭＯＳとバイポー
ラトランジスタの両方が必要なデバイスにも適用できる
ことは当業者には明らかであろう。図４に、ＬＰＮＰ10
2と、ＣＭＯＳトランジスタ104を有するＢｉＣＭＯＳデ
バイス100を示す。ＣＭＯＳトランジスタ104は、標準ｐ
−型ＣＭＯＳトランジスタである。それは、ｎ−ウェル
領域106内に形成され、ｐ−型ソース/ドレーン領域108
と、ゲート電極110とを備える。ゲート電極110は、一般
にポリシリコンである。ソース/ドレーン領域108は、側
壁スペーサー111の下に延びるドレーン延長領域109を備
えても良い。
【０００９】ＬＰＮＰ102はＢｉＣＭＯＳプロセスを使
用して形成されるので、ＬＰＮＰ102の形成は、コスト
を削減するため、ＣＭＯＳトランジスタ104を形成する
ステップをできるだけ多く使用するように設計されてい
る。ｎ−ウェル116はｎ−ウェル106に近似し、ＬＰＮＰ
102のベースを形成する。エミッター118とコレクター12
0は、ｎ−ウェル116内に形成され、ソース/ドレーン領
域108（ドレーン延長部109を含む）に近似する。ゲート
電極122は、一般にＣＭＯＳゲート電極110と同一であ
り、側壁スペーサ111を含む。ゲート電極122は、エミッ
ター領域118に結合される。ＬＰＮＰ102は、本質的には
ＰＮＰのオペレーションのために結合したＰＭＯＳトラ
ンジスタに固有のＰＮＰである。絶縁領域124が、ＬＰ
ＮＰ102とＣＭＯＳトランジスタ104を相互に、また他の
デバイス（図示せず）から絶縁する。絶縁領域124は、
またｎ−ウェル116をベースコンタクト126から分離する
のに使用される。
用して形成されるので、ＬＰＮＰ102の形成は、コスト
を削減するため、ＣＭＯＳトランジスタ104を形成する
ステップをできるだけ多く使用するように設計されてい
る。ｎ−ウェル116はｎ−ウェル106に近似し、ＬＰＮＰ
102のベースを形成する。エミッター118とコレクター12
0は、ｎ−ウェル116内に形成され、ソース/ドレーン領
域108（ドレーン延長部109を含む）に近似する。ゲート
電極122は、一般にＣＭＯＳゲート電極110と同一であ
り、側壁スペーサ111を含む。ゲート電極122は、エミッ
ター領域118に結合される。ＬＰＮＰ102は、本質的には
ＰＮＰのオペレーションのために結合したＰＭＯＳトラ
ンジスタに固有のＰＮＰである。絶縁領域124が、ＬＰ
ＮＰ102とＣＭＯＳトランジスタ104を相互に、また他の
デバイス（図示せず）から絶縁する。絶縁領域124は、
またｎ−ウェル116をベースコンタクト126から分離する
のに使用される。
【００１０】ｎ−ウェル埋込み層116の下の基板101にｎ
＋埋込み層114が形成される。ｎ＋埋込み層114は、ＬＰ
ＮＰ102の低抵抗ベースとして機能し、ベース（ｎ−ウ
ェル116）から絶縁領域124の下を通り、ベースコンタク
ト126への低抵抗経路を提供する。しかし、従来技術の
構造と異なり、ｎ＋埋込み層114は、エミッター領域118
の中心の下までは延びない。ｎ＋埋込み層114は、エミ
ッター領域118の下までは延びず、好ましくは少なくと
もゲート電極122の一部の下までである。ｎ＋埋込み層1
14は、エミッター領域118の縁部の下まで延びても良
い。ｎ＋埋込み層114をエミッター領域118の中心の下ま
では延ばさないのは、ＬＰＮＰ102の寄生電流を減少さ
せ、ゲインを増加するためである。好適な実施例では、
ｎ＋埋込み層114の縁部は、ゲート電極122の縁部と整列
している。ｎ＋埋込み層をエミッターの縁部にできるだ
け近くすることが好ましい。しかし、ｎ＋埋込み層の縁
部は、さらにエミッター領域118の下まで広がってもよ
い、この広がった縁部はより軽くドーピングされている
からである。ｎ＋埋込み層114の縁部は、ゲートの縁部
と整列した点からｎ−ウェル116の厚さの距離だけ＋/−
に変化しても、良い結果が得られる。
＋埋込み層114が形成される。ｎ＋埋込み層114は、ＬＰ
ＮＰ102の低抵抗ベースとして機能し、ベース（ｎ−ウ
ェル116）から絶縁領域124の下を通り、ベースコンタク
ト126への低抵抗経路を提供する。しかし、従来技術の
構造と異なり、ｎ＋埋込み層114は、エミッター領域118
の中心の下までは延びない。ｎ＋埋込み層114は、エミ
ッター領域118の下までは延びず、好ましくは少なくと
もゲート電極122の一部の下までである。ｎ＋埋込み層1
14は、エミッター領域118の縁部の下まで延びても良
い。ｎ＋埋込み層114をエミッター領域118の中心の下ま
では延ばさないのは、ＬＰＮＰ102の寄生電流を減少さ
せ、ゲインを増加するためである。好適な実施例では、
ｎ＋埋込み層114の縁部は、ゲート電極122の縁部と整列
している。ｎ＋埋込み層をエミッターの縁部にできるだ
け近くすることが好ましい。しかし、ｎ＋埋込み層の縁
部は、さらにエミッター領域118の下まで広がってもよ
い、この広がった縁部はより軽くドーピングされている
からである。ｎ＋埋込み層114の縁部は、ゲートの縁部
と整列した点からｎ−ウェル116の厚さの距離だけ＋/−
に変化しても、良い結果が得られる。
【００１１】ＬＰＮＰ102には、２つの主な電流があ
る。第１は、ベース即ち寄生電流である。ベース電流
は、エミッター領域118の長さ方向に沿ったｎ-ウェル11
6とエミッター118の間の接合領域に垂直に射出された電
子と正孔である。第２の主な電流は、コレクター即ちア
クティブ（動作)電流である。コレクター電流は、エミ
ッター118とコレクター120のベースｎ-ウェル116の「チ
ャンネル」領域128を通って横に拡散する正孔である。
る。第１は、ベース即ち寄生電流である。ベース電流
は、エミッター領域118の長さ方向に沿ったｎ-ウェル11
6とエミッター118の間の接合領域に垂直に射出された電
子と正孔である。第２の主な電流は、コレクター即ちア
クティブ（動作)電流である。コレクター電流は、エミ
ッター118とコレクター120のベースｎ-ウェル116の「チ
ャンネル」領域128を通って横に拡散する正孔である。
【００１２】本発明により、アクティブ領域の抵抗に対
する寄生のベース抵抗が増す。エミッター領域の中心部
分の下に低抵抗ベース領域（ｎ＋埋込み領域114）がな
いので、エミッターベース接合部の中心部から低抵抗ベ
ース領域114への抵抗が増加する。しかし、ｎ＋埋込み
層114はエミッター領域の周辺部に近接して延びるの
で、周辺部における抵抗は著しくは低下しない。エミッ
ターの中心部における高抵抗により、電圧降下し、寄生
のベース電流が低下する。寄生のベース電流が発生する
エミッターの中心でバイアス低下が起こるので、横方向
ベース電流に対する寄生のベース電流の割合と、ピーク
のベータとは、改善されるであろう。早期電圧は、チャ
ンネル領域128のアクティブドーピングの合計である。
このように早期電圧は、ゲート電極の長さに比例する。
ゲート電極の長さはゲインを改善するために調節されて
いるわけではないので、早期電圧は影響を受けない。従
来技術と異なり、ベータと早期電圧の積は改善すること
ができる。
する寄生のベース抵抗が増す。エミッター領域の中心部
分の下に低抵抗ベース領域（ｎ＋埋込み領域114）がな
いので、エミッターベース接合部の中心部から低抵抗ベ
ース領域114への抵抗が増加する。しかし、ｎ＋埋込み
層114はエミッター領域の周辺部に近接して延びるの
で、周辺部における抵抗は著しくは低下しない。エミッ
ターの中心部における高抵抗により、電圧降下し、寄生
のベース電流が低下する。寄生のベース電流が発生する
エミッターの中心でバイアス低下が起こるので、横方向
ベース電流に対する寄生のベース電流の割合と、ピーク
のベータとは、改善されるであろう。早期電圧は、チャ
ンネル領域128のアクティブドーピングの合計である。
このように早期電圧は、ゲート電極の長さに比例する。
ゲート電極の長さはゲインを改善するために調節されて
いるわけではないので、早期電圧は影響を受けない。従
来技術と異なり、ベータと早期電圧の積は改善すること
ができる。
【００１３】図５Ａ〜５Ｃと図４を参照して、ＢｉＣＭ
ＯＳデバイス100を形成する方法を説明する。本発明
は、従来のＢｉＣＭＯＳプロセスのフローを用い、マス
クを少し変化させて、ｎ＋埋込み層114が次に形成され
るエミッター領域118の下に形成されないようにして、
使用することができる。このように、本発明は色々のＢ
ｉＣＭＯＳプロセスのフローに組込むことができる。例
としてのフローを記述する。図５Ａを参照すると、基板
101にｎ＋埋込み層114が選択的に形成される。基板101
の表面が酸化される。次に第１マスクを使用して表面の
ｎ−型層が望まれる部分の酸化層140を除去する。次
に、砒素又はアンチモン等のｎ＋型ドーパントの注入に
よりｎ＋埋込み層114が形成される。ドーパントは、30
ｋｅＶ以下、101 5原子/ｃｍ2以下で打込まれ、次にドー
パントを拡散させアクティブにするため、アニーリング
される。従来技術の設計では、ｎ＋埋込み層をＬＰＮＰ
102の全領域の下に配置した。これと対照的に、ｎ＋埋
込み層114は、ＬＰＮＰ102の領域の中心には配置され
ず、ここにはエミッターが形成される。ｎ＋埋込み層11
4は、またＮＰＮコレクター（図示せず）のために使用
して、又はウェル106等のＰＭＯＳウェルの下に使用し
て、ラッチアップを減少させることもできる。次に、酸
化層140を除去する。
ＯＳデバイス100を形成する方法を説明する。本発明
は、従来のＢｉＣＭＯＳプロセスのフローを用い、マス
クを少し変化させて、ｎ＋埋込み層114が次に形成され
るエミッター領域118の下に形成されないようにして、
使用することができる。このように、本発明は色々のＢ
ｉＣＭＯＳプロセスのフローに組込むことができる。例
としてのフローを記述する。図５Ａを参照すると、基板
101にｎ＋埋込み層114が選択的に形成される。基板101
の表面が酸化される。次に第１マスクを使用して表面の
ｎ−型層が望まれる部分の酸化層140を除去する。次
に、砒素又はアンチモン等のｎ＋型ドーパントの注入に
よりｎ＋埋込み層114が形成される。ドーパントは、30
ｋｅＶ以下、101 5原子/ｃｍ2以下で打込まれ、次にドー
パントを拡散させアクティブにするため、アニーリング
される。従来技術の設計では、ｎ＋埋込み層をＬＰＮＰ
102の全領域の下に配置した。これと対照的に、ｎ＋埋
込み層114は、ＬＰＮＰ102の領域の中心には配置され
ず、ここにはエミッターが形成される。ｎ＋埋込み層11
4は、またＮＰＮコレクター（図示せず）のために使用
して、又はウェル106等のＰＭＯＳウェルの下に使用し
て、ラッチアップを減少させることもできる。次に、酸
化層140を除去する。
【００１４】図５Ｂを参照すると、次に基板101とｎ＋
埋込み層114との上に、真性エピタキシャル層142が形成
される。次に、第２マスク層（図示せず）を使用して、
ｎ−ウェル領域116と106が、エピタキシャル層142内に
打込まれる。第３マスク層を使用して、ｐ−ウェル領域
（図示せず）もまた、エピタキシャル層142内に打込ま
れる。ｎ−ウェルとｐ−ウェルのドーピングレベルは、
ＣＭＯＳの性能を最大にするように選択される。ｎ−ウ
ェル領域116はＬＰＮＰ102のベースを形成し、ｎ＋埋込
み層114は低抵抗ベースを形成する。
埋込み層114との上に、真性エピタキシャル層142が形成
される。次に、第２マスク層（図示せず）を使用して、
ｎ−ウェル領域116と106が、エピタキシャル層142内に
打込まれる。第３マスク層を使用して、ｐ−ウェル領域
（図示せず）もまた、エピタキシャル層142内に打込ま
れる。ｎ−ウェルとｐ−ウェルのドーピングレベルは、
ＣＭＯＳの性能を最大にするように選択される。ｎ−ウ
ェル領域116はＬＰＮＰ102のベースを形成し、ｎ＋埋込
み層114は低抵抗ベースを形成する。
【００１５】次に、絶縁領域124が形成される。例え
ば、絶縁領域124は浅いトレンチアイソレーションであ
っても良い。他のアイソレーション構造は、業界で知ら
れている。浅いトレンチアイソレーション領域を形成す
る方法は、業界で知られている。絶縁領域124は、ＬＰ
ＮＰ102とＣＭＯＳトランジスタ104を相互に、また他の
デバイス（図示せず）から絶縁する。次に、高エネルギ
ー、高ドーズ量のｎ−型打込み（例えば、燐）と拡散を
使用して、ベースコンタクト126を形成する。この打込
みは、ＮＰＮコレクター（図示せず）を接触させるのに
使用する「深いＮ」打込みである。絶縁領域124はま
た、コレクター120とベースコンタクト126を分離する。
ば、絶縁領域124は浅いトレンチアイソレーションであ
っても良い。他のアイソレーション構造は、業界で知ら
れている。浅いトレンチアイソレーション領域を形成す
る方法は、業界で知られている。絶縁領域124は、ＬＰ
ＮＰ102とＣＭＯＳトランジスタ104を相互に、また他の
デバイス（図示せず）から絶縁する。次に、高エネルギ
ー、高ドーズ量のｎ−型打込み（例えば、燐）と拡散を
使用して、ベースコンタクト126を形成する。この打込
みは、ＮＰＮコレクター（図示せず）を接触させるのに
使用する「深いＮ」打込みである。絶縁領域124はま
た、コレクター120とベースコンタクト126を分離する。
【００１６】図５Ｃを参照すると、次にゲート電極122
と110が形成される。一般には、半導体本体152の表面上
に二酸化珪素等のゲート誘電体150が形成される。（実
際には、エピタキシャル層142の表面である。以後、半
導体本体という言葉は、基板101とエピタキシャル層142
の結合した構造を言う。）次に、ポリシリコン層が堆積
され、パターン形成され、エッチングされ、ゲート電極
122と110が形成される。次に、半導体本体152の表面に
ｐ−型ドレーン延長領域109が形成される。ドレーン延
長領域109のドーパントの濃度はＣＭＯＳの性能のため
に最適にされる。
と110が形成される。一般には、半導体本体152の表面上
に二酸化珪素等のゲート誘電体150が形成される。（実
際には、エピタキシャル層142の表面である。以後、半
導体本体という言葉は、基板101とエピタキシャル層142
の結合した構造を言う。）次に、ポリシリコン層が堆積
され、パターン形成され、エッチングされ、ゲート電極
122と110が形成される。次に、半導体本体152の表面に
ｐ−型ドレーン延長領域109が形成される。ドレーン延
長領域109のドーパントの濃度はＣＭＯＳの性能のため
に最適にされる。
【００１７】次に、図4に示すように、ゲート電極122と
110の側壁上に側壁スペーサー111が形成される。側壁ス
ペーサー111は、一般に窒化珪素、酸化珪素、またはこ
れらの組合せである。これらは、所望の層の堆積と、異
方性エッチバックにより形成される。次に、ｐ−型ソー
ス／ドレーン領域108が打込まれアニーリングされる。
コレクター領域120とエミッター領域118が、ｐ−型ソー
ス／ドレーン領域108と同時に形成される。一般に、打
込みドーズにホウ素が使用され、エネルギーがＣＭＯＳ
の性能に最適にされる。次に、処理を継続して、業界で
知られているように、コンタクトと相互接続層が形成さ
れる。
110の側壁上に側壁スペーサー111が形成される。側壁ス
ペーサー111は、一般に窒化珪素、酸化珪素、またはこ
れらの組合せである。これらは、所望の層の堆積と、異
方性エッチバックにより形成される。次に、ｐ−型ソー
ス／ドレーン領域108が打込まれアニーリングされる。
コレクター領域120とエミッター領域118が、ｐ−型ソー
ス／ドレーン領域108と同時に形成される。一般に、打
込みドーズにホウ素が使用され、エネルギーがＣＭＯＳ
の性能に最適にされる。次に、処理を継続して、業界で
知られているように、コンタクトと相互接続層が形成さ
れる。
【００１８】本発明を例示の実施例について記述した
が、この記述は本発明を制限することを意図していな
い。色々の修正と例示の実施例の組合わせ、要素の導電
性の型のスイッチング等の本発明の他の実施例は、この
明細書を参照すれば当業者には明らかであろう。それゆ
え、特許請求の範囲は、このような修正又は実施例を包
含する。
が、この記述は本発明を制限することを意図していな
い。色々の修正と例示の実施例の組合わせ、要素の導電
性の型のスイッチング等の本発明の他の実施例は、この
明細書を参照すれば当業者には明らかであろう。それゆ
え、特許請求の範囲は、このような修正又は実施例を包
含する。
【００１９】以上の記載に関連して、以下の各項を開示
する。 1. ラテラルバイポーラトランジスタを有する集積回路
において、半導体本体内に位置するベースウェル領域、
前記ベースウェル領域の表面の第１部分に位置するコレ
クター領域、前記ベースウェルウェル領域の前記表面の
第２部分に位置するエミッター領域、前記ベースウェル
領域の前記表面の前記第１部分と第２部分の間の第３部
分上に位置するゲート電極、及び、低抵抗ベース領域を
形成し、前記コレクターの下の前記ベースウェル領域の
下に位置するが、前記エミッター領域の下には位置しな
い埋込み層、を備えることを特徴とする集積回路。
する。 1. ラテラルバイポーラトランジスタを有する集積回路
において、半導体本体内に位置するベースウェル領域、
前記ベースウェル領域の表面の第１部分に位置するコレ
クター領域、前記ベースウェルウェル領域の前記表面の
第２部分に位置するエミッター領域、前記ベースウェル
領域の前記表面の前記第１部分と第２部分の間の第３部
分上に位置するゲート電極、及び、低抵抗ベース領域を
形成し、前記コレクターの下の前記ベースウェル領域の
下に位置するが、前記エミッター領域の下には位置しな
い埋込み層、を備えることを特徴とする集積回路。
【００２０】2. 前記埋込み層は、前記ゲート電極の下
に延びる前記第１項に記載した集積回路。 3. 前記埋込み層は、前記エミッター領域の縁部の下に
延びる前記第１項に記載した集積回路。 4. 前記埋込み層は、ドーピングしたｎ＋である前記第
１項に記載した集積回路。 5．前記半導体本体の内に位置し、前記ラテラルバイポ
ーラトランジスタから絶縁された複数のＣＭＯＳトラン
ジスタを備える前記第１項に記載した集積回路。 6. 前記ラテラルバイポーラトランジスタは、ラテラル
ＰＮＰトランジスタである前記第１項に記載した集積回
路。 7. 前記埋込み層を通って前記ベースウェル領域に接触
するため、前記コレクター領域から絶縁されたベースコ
ンタクトを備える前記第１項に記載した集積回路。
に延びる前記第１項に記載した集積回路。 3. 前記埋込み層は、前記エミッター領域の縁部の下に
延びる前記第１項に記載した集積回路。 4. 前記埋込み層は、ドーピングしたｎ＋である前記第
１項に記載した集積回路。 5．前記半導体本体の内に位置し、前記ラテラルバイポ
ーラトランジスタから絶縁された複数のＣＭＯＳトラン
ジスタを備える前記第１項に記載した集積回路。 6. 前記ラテラルバイポーラトランジスタは、ラテラル
ＰＮＰトランジスタである前記第１項に記載した集積回
路。 7. 前記埋込み層を通って前記ベースウェル領域に接触
するため、前記コレクター領域から絶縁されたベースコ
ンタクトを備える前記第１項に記載した集積回路。
【００２１】8. 集積回路を製造する方法において、半
導体本体の第１領域内に多量にドーピングした埋込み層
を形成し、前記半導体本体内にベースウェル領域を形成
し、前記多量にドーピングした埋込み層はベースウェル
領域の第１部分の下にあり、前記ベースウェル領域の前
記第１部分の表面にコレクター領域、前記ベースウェル
領域の第２部分の表面にエミッター領域を形成し、前記
第２部分の中心領域は前記埋込み層の上にあらず、前記
コレクター領域と前記エミッター領域の間の前記ベース
ウェル領域上にゲート電極を形成するステップを備える
ことを特徴とする方法。
導体本体の第１領域内に多量にドーピングした埋込み層
を形成し、前記半導体本体内にベースウェル領域を形成
し、前記多量にドーピングした埋込み層はベースウェル
領域の第１部分の下にあり、前記ベースウェル領域の前
記第１部分の表面にコレクター領域、前記ベースウェル
領域の第２部分の表面にエミッター領域を形成し、前記
第２部分の中心領域は前記埋込み層の上にあらず、前記
コレクター領域と前記エミッター領域の間の前記ベース
ウェル領域上にゲート電極を形成するステップを備える
ことを特徴とする方法。
【００２２】9. 前記ベースウェル領域を形成するステ
ップはまた、複数のＣＭＯＳウェル領域を形成し、前記
コレクター領域と前記エミッター領域を形成するステッ
プはまた、前記複数のＣＭＯＳウェル領域に複数のソー
ス/ドレーン領域を形成し、前記ゲート電極を形成する
ステップはまた、前記複数のＣＭＯＳウェル領域の上に
複数のＣＭＯＳゲート電極を形成する前記第８項に記載
した方法。
ップはまた、複数のＣＭＯＳウェル領域を形成し、前記
コレクター領域と前記エミッター領域を形成するステッ
プはまた、前記複数のＣＭＯＳウェル領域に複数のソー
ス/ドレーン領域を形成し、前記ゲート電極を形成する
ステップはまた、前記複数のＣＭＯＳウェル領域の上に
複数のＣＭＯＳゲート電極を形成する前記第８項に記載
した方法。
【００２３】10. 前記ベースウェル領域を形成するス
テップは、複数の前記ベースウェル領域を形成し、前記
コレクター領域と前記エミッター領域を形成するステッ
プは、複数の前記コレクター領域と前記エミッター領域
を形成し、前記ゲート電極を形成するステップは、複数
の前記ゲート電極を形成する前記第８項に記載した方
法。 11. 前記埋込み層は、前記ゲート電極の下に延びる前
記第８項に記載した方法。 12. 前記埋込み層は、前記エミッター領域の縁部の下に
延びる前記第８項に記載した方法。
テップは、複数の前記ベースウェル領域を形成し、前記
コレクター領域と前記エミッター領域を形成するステッ
プは、複数の前記コレクター領域と前記エミッター領域
を形成し、前記ゲート電極を形成するステップは、複数
の前記ゲート電極を形成する前記第８項に記載した方
法。 11. 前記埋込み層は、前記ゲート電極の下に延びる前
記第８項に記載した方法。 12. 前記埋込み層は、前記エミッター領域の縁部の下に
延びる前記第８項に記載した方法。
【００２４】13. 低抵抗ベース埋込みｎ＋領域(114)を
有するが、この領域がエミッター領域(118)の下にはな
いラテラルＮＰＮトランジスタ（ＬＰＮＰ）(102)。こ
うすると、エミッターの下に高抵抗ｎ−ウェル(116)が
残る。エミッター領域(118)の中心から、ｎ＋埋込み領
域(114)への抵抗は、エミッター領域(118)の周囲におけ
るｎ＋埋込み領域(114)への抵抗より大きい。エミッタ
ー領域(118)の中心でバイアス低下が起こり、そこで寄
生ベース電流が発生する。従って、アクティブコレクタ
ー電流に対する寄生電流の比と、ピークベータが改善さ
れる。
有するが、この領域がエミッター領域(118)の下にはな
いラテラルＮＰＮトランジスタ（ＬＰＮＰ）(102)。こ
うすると、エミッターの下に高抵抗ｎ−ウェル(116)が
残る。エミッター領域(118)の中心から、ｎ＋埋込み領
域(114)への抵抗は、エミッター領域(118)の周囲におけ
るｎ＋埋込み領域(114)への抵抗より大きい。エミッタ
ー領域(118)の中心でバイアス低下が起こり、そこで寄
生ベース電流が発生する。従って、アクティブコレクタ
ー電流に対する寄生電流の比と、ピークベータが改善さ
れる。
【図１】 従来のＬＰＮＰトランジスタ設計の断面図。
【図２】 従来のＬＰＮＰトランジスタのレイアウトの
断面図。
断面図。
【図３】 従来のＬＰＮＰトランジスタのレイアウトの
上面図。
上面図。
【図４】 本発明によるＬＰＮＰトランジスタの断面
図。
図。
【図５Ａ】 図４のＬＰＮＰトランジスタの製造段階に
おける断面図。
おける断面図。
【図５Ｂ】 図４のＬＰＮＰトランジスタの製造段階に
おける断面図。
おける断面図。
【図５Ｃ】 図４のＬＰＮＰトランジスタの製造段階に
おける断面図。
おける断面図。
10 ＬＰＮＰ 12 基板 14 ｎ＋埋込み層 16 ｎ−ウェル 18 エミッター 20 コレクター 22 ゲート電極 24 絶縁領域 26 ベースコンタクト 100 ＢｉＣＭＯＳデバイス 101 基板 102 ＬＰＮＰ 104 ＣＭＯＳトランジスタ 106,116 ｎ−ウェル 108 ｐ−型ソース/ドレーン領域 109 ドレーン延長領域 110,122 ゲート電極 114 ｎ＋埋込み層 118 エミッター 120 コレクター 124 絶縁領域 126 ベースコンタクト 128 チャンネル領域 140 酸化層 142 エピタキシャル層 150 ゲート誘電体 152 半導体本体
Claims (2)
- 【請求項１】 ラテラルバイポーラトランジスタを有す
る集積回路において、 半導体本体内に位置するベースウェル領域、 前記ベースウェル領域の表面の第１部分に位置するコレ
クター領域、 前記ベースウェルウェル領域の前記表面の第２部分に位
置するエミッター領域、 前記ベースウェル領域の前記表面の前記第１部分と第２
部分の間の第３部分上に位置するゲート電極、及び、 低抵抗ベース領域を形成し、前記コレクターの下の前記
ベースウェル領域の下に位置するが、前記エミッター領
域の下には位置しない埋込み層、を備えることを特徴と
する集積回路。 - 【請求項２】 集積回路を製造する方法において、 半導体本体の第１領域内に多量にドーピングした埋込み
層を形成し、 前記半導体本体内にベースウェル領域を形成し、前記多
量にドーピングした埋込み層はベースウェル領域の第１
部分の下にあり、 前記ベースウェル領域の前記第１部分の表面にコレクタ
ー領域、前記ベースウェル領域の第２部分の表面にエミ
ッター領域を形成し、前記第２部分の中心領域は前記埋
込み層の上にあらず、 前記コレクター領域と前記エミッター領域の間の前記ベ
ースウェル領域上にゲート電極を形成するステップを備
えることを特徴とする方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10719898P | 1998-11-05 | 1998-11-05 | |
| US09/371647 | 1999-08-10 | ||
| US09/371,647 US6281530B1 (en) | 1998-11-05 | 1999-08-10 | LPNP utilizing base ballast resistor |
| US60/107198 | 1999-08-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150527A true JP2000150527A (ja) | 2000-05-30 |
Family
ID=26804503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11302026A Pending JP2000150527A (ja) | 1998-11-05 | 1999-10-25 | ベ―スバラスト抵抗を使用するｌｐｎｐ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6281530B1 (ja) |
| JP (1) | JP2000150527A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281530B1 (en) * | 1998-11-05 | 2001-08-28 | Texas Instruments Incorporated | LPNP utilizing base ballast resistor |
| JP2007080847A (ja) * | 2005-09-09 | 2007-03-29 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2008244321A (ja) * | 2007-03-28 | 2008-10-09 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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