JPH0321055A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0321055A JPH0321055A JP15645589A JP15645589A JPH0321055A JP H0321055 A JPH0321055 A JP H0321055A JP 15645589 A JP15645589 A JP 15645589A JP 15645589 A JP15645589 A JP 15645589A JP H0321055 A JPH0321055 A JP H0321055A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000012535 impurity Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002730 additional effect Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、同一半導体基板内にバイポーラトランジスタ
とＭＯＳ ｈランジスタとを集積するＢｉＣＭＯＳ集積
回路装置および同装置の製造方法に関するものである。
とＭＯＳ ｈランジスタとを集積するＢｉＣＭＯＳ集積
回路装置および同装置の製造方法に関するものである。
従来の技術
近年、半導体集積回路の高速化やアナログ・デジタル共
存機能が望まれる中て、ハイポーラ１・ランジスタとＣ
ＭＯＳ （相補型ＭＯＳ） トランシスタとを同一基板
内に集積化したＢｉ−ＣＭＯＳ集積回路装置が注目され
ている。従来のＢｉ−ＣＭＯＳ集積回路装置は、第２図
に示すような構造をしている。以下、第２図に示した断
面図を参照して、従来のＢ ｉ −ＣＭＯＳ集積回路装
置について説明する。
存機能が望まれる中て、ハイポーラ１・ランジスタとＣ
ＭＯＳ （相補型ＭＯＳ） トランシスタとを同一基板
内に集積化したＢｉ−ＣＭＯＳ集積回路装置が注目され
ている。従来のＢｉ−ＣＭＯＳ集積回路装置は、第２図
に示すような構造をしている。以下、第２図に示した断
面図を参照して、従来のＢ ｉ −ＣＭＯＳ集積回路装
置について説明する。
まず、ｎ型埋め込み領域２，２１及びｐ型埋め込み領域
３，３１が選択的に形成されたｐ型単結晶シリコン基板
（以後基板と記す）１の」二に、比抵抗が１〜５Ω・ａ
ｍのｎ型シリコンエピタギシャル層４を形成し、ｎ型埋
め込み領域２，２１の」二にはこの表面からリンを拡散
してこれらにつながるｎウェル領域５を、また、ｐ型埋
め込み領域３，３１の上にはボロンを拡散導入して、こ
れらにつながるｐ型の分離領域６およびｐウェル領域７
を形成ずる。次に選択酸化法により、厚いシリコン酸化
膜８を成長させ、素子間または領域間を分離し、その後
、ゲート絶縁膜９となる薄いシリコン酸化膜を形成し、
続いてこの上に多結晶シリコンなどの導電膜を選択的に
形成してゲート電極１０とする。次に、ｎ型不純物の拡
散によりｎｐｎトランジスタのコレクタウオール層１１
を形成し、ついで、ｐ型不純物を選択的にイオン注入し
てベース領域１２を形成する。さらに、ｎ型不純物を低
濃度で選択的にイオン注入して、ｎチャネルＭＯＳトラ
ンジスタのソース領域１３及びトレイン領域１１３を形
成し、ケー１・電極１０の側壁にサイドウオール用のシ
リコン酸化膜■４を形成した後、１１型不純物を高濃度
で選択的にイオン注入してｎチャネルＭＯＳＩ−ランシ
スタのソース領域１５及びトレイン領域１１５を形成す
る。さらに、ｐ型不純物を高濃度で選択的にイオン注入
してｐチャネルＭＯＳ トランジスタのソース領域１６
及びトレイン領域１１６を形成ずる。次に、ｎ型の不純
物を含んだ多結晶シリコンをヘース領域］２の上に形成
してエミッタ電極１７とするとともに、このエミッタ電
極１７からの１〕型不純物の拡散によりエミッタ領域１
８を形成する。
３，３１が選択的に形成されたｐ型単結晶シリコン基板
（以後基板と記す）１の」二に、比抵抗が１〜５Ω・ａ
ｍのｎ型シリコンエピタギシャル層４を形成し、ｎ型埋
め込み領域２，２１の」二にはこの表面からリンを拡散
してこれらにつながるｎウェル領域５を、また、ｐ型埋
め込み領域３，３１の上にはボロンを拡散導入して、こ
れらにつながるｐ型の分離領域６およびｐウェル領域７
を形成ずる。次に選択酸化法により、厚いシリコン酸化
膜８を成長させ、素子間または領域間を分離し、その後
、ゲート絶縁膜９となる薄いシリコン酸化膜を形成し、
続いてこの上に多結晶シリコンなどの導電膜を選択的に
形成してゲート電極１０とする。次に、ｎ型不純物の拡
散によりｎｐｎトランジスタのコレクタウオール層１１
を形成し、ついで、ｐ型不純物を選択的にイオン注入し
てベース領域１２を形成する。さらに、ｎ型不純物を低
濃度で選択的にイオン注入して、ｎチャネルＭＯＳトラ
ンジスタのソース領域１３及びトレイン領域１１３を形
成し、ケー１・電極１０の側壁にサイドウオール用のシ
リコン酸化膜■４を形成した後、１１型不純物を高濃度
で選択的にイオン注入してｎチャネルＭＯＳＩ−ランシ
スタのソース領域１５及びトレイン領域１１５を形成す
る。さらに、ｐ型不純物を高濃度で選択的にイオン注入
してｐチャネルＭＯＳ トランジスタのソース領域１６
及びトレイン領域１１６を形成ずる。次に、ｎ型の不純
物を含んだ多結晶シリコンをヘース領域］２の上に形成
してエミッタ電極１７とするとともに、このエミッタ電
極１７からの１〕型不純物の拡散によりエミッタ領域１
８を形成する。
？２図からわかるように、ｎチャネルＭＯＳトランジス
タ領域のｐウェル領域７はｐ型埋め込み領域３１を介し
て基板１と電気的に導通している。また、ｎ ｐ ｎ
ｌ■ランシスタはｐチャネルＭＯＳトランジスタと電気
的に分離されてはいるものの、同し不純物プロファイル
を持つｎウェル領域５内に形成される。
タ領域のｐウェル領域７はｐ型埋め込み領域３１を介し
て基板１と電気的に導通している。また、ｎ ｐ ｎ
ｌ■ランシスタはｐチャネルＭＯＳトランジスタと電気
的に分離されてはいるものの、同し不純物プロファイル
を持つｎウェル領域５内に形成される。
発明が解決しようどする課題
この様な従来の構造では、ｐウェル領域７は、ｐ型埋め
込み領域３１を介して基板ｌと電気的に導通しているた
め、素子間分離の目的で基板１に最低の電位を印加する
とｎチャネルＭＯＳＩ−ランシスタのドレイン領域１３
とｐウェル領域７との間に高電界が加わり、ホッ１・エ
レク１〜ロン効果か顕著となる。例えば±５■電源の使
用下で、ｎチャネルＭＯＳトランジスタのドレイン電位
が５ｖの場合に、基板１の電位を−５Ｖに設定すると、
トレインと基板との電位差かＩＯＶとなり、ボッ１・エ
レク１・ロンのゲート絶縁膜への注入１・ラップ確率が
高まる。この結果、しきい値電圧ＶＴの変動や相互コン
ダクタンスｇｍの低下なと、ｎチャネルＭＯＳトランジ
スタの特性が損なわれるという欠点を有していた。また
、ＭＯＳｈランジスタのスイッチング動作にともなって
基板へ電流が流れ、ノイズ電流源となってバイポーラト
ランジスタの特性を損なうという欠点もあった。さらに
、従来例の構成によるｎ ｐ ｎ トランジスタでは、
ｐチャネルＭＯＳトランシスタと同し不純物プロファイ
ルを持つ領域内に形成されるために、その性能に制限を
受け、例えば、高周波特性に優れ、かつ、高耐圧なｎｐ
ｎ トランジスタを持っＢｉＣＭＯＳ集積回路を形成す
ることができない。本発明はこのような上記従来の課題
を解決するもので、ｎチャネルＭＯＳ トランジスタの
基板バイアスによる特性変動及びＭＯＳ ｝ランシスタ
からのバイポーラトランジスタに対するノイズを抑制し
、高周波特性に優れ、かつ、高耐圧なバイポーラトラン
ジスタをＣＭＯＳと同一基板上に実現するＢｉ−ＣＭＯ
Ｓ集積回路装置を提供することを目的とする。
込み領域３１を介して基板ｌと電気的に導通しているた
め、素子間分離の目的で基板１に最低の電位を印加する
とｎチャネルＭＯＳＩ−ランシスタのドレイン領域１３
とｐウェル領域７との間に高電界が加わり、ホッ１・エ
レク１〜ロン効果か顕著となる。例えば±５■電源の使
用下で、ｎチャネルＭＯＳトランジスタのドレイン電位
が５ｖの場合に、基板１の電位を−５Ｖに設定すると、
トレインと基板との電位差かＩＯＶとなり、ボッ１・エ
レク１・ロンのゲート絶縁膜への注入１・ラップ確率が
高まる。この結果、しきい値電圧ＶＴの変動や相互コン
ダクタンスｇｍの低下なと、ｎチャネルＭＯＳトランジ
スタの特性が損なわれるという欠点を有していた。また
、ＭＯＳｈランジスタのスイッチング動作にともなって
基板へ電流が流れ、ノイズ電流源となってバイポーラト
ランジスタの特性を損なうという欠点もあった。さらに
、従来例の構成によるｎ ｐ ｎ トランジスタでは、
ｐチャネルＭＯＳトランシスタと同し不純物プロファイ
ルを持つ領域内に形成されるために、その性能に制限を
受け、例えば、高周波特性に優れ、かつ、高耐圧なｎｐ
ｎ トランジスタを持っＢｉＣＭＯＳ集積回路を形成す
ることができない。本発明はこのような上記従来の課題
を解決するもので、ｎチャネルＭＯＳ トランジスタの
基板バイアスによる特性変動及びＭＯＳ ｝ランシスタ
からのバイポーラトランジスタに対するノイズを抑制し
、高周波特性に優れ、かつ、高耐圧なバイポーラトラン
ジスタをＣＭＯＳと同一基板上に実現するＢｉ−ＣＭＯ
Ｓ集積回路装置を提供することを目的とする。
５
６
課題を解決するための手段
この目的を達威するために、本発明の半導体集積回路装
置およびその製造方法は、一導電型の半導体基板上に形
成される第１のバイポーラトランジスタの領域下に逆導
電型の第１の埋め込み領域と前記半導体基板上に形成さ
れる第２の！）イポーラトランジスタとｎチャネルＭＯ
ＳＩ−ランシスタとｐチャネルＭＯＳｈランジスタの領
域下に、前記第１の埋め込み領域よりも不純物濃度か低
く、かつ蒸気圧が小さい不純物原子からなる逆導電型の
第２の埋め込み領域とを備えた半導体装置を実現するも
のである。
置およびその製造方法は、一導電型の半導体基板上に形
成される第１のバイポーラトランジスタの領域下に逆導
電型の第１の埋め込み領域と前記半導体基板上に形成さ
れる第２の！）イポーラトランジスタとｎチャネルＭＯ
ＳＩ−ランシスタとｐチャネルＭＯＳｈランジスタの領
域下に、前記第１の埋め込み領域よりも不純物濃度か低
く、かつ蒸気圧が小さい不純物原子からなる逆導電型の
第２の埋め込み領域とを備えた半導体装置を実現するも
のである。
作用
この構成によれば、第２のｎ型埋め込み領域｛ごまり、
ｎチャネルＭＯＳトランジスタの形成されるｐウェル領
域と基板とが電気的に分離されるため、基板に低い電位
を加えるような使用の下でも、ｎチャネルＭＯＳ｝ラン
シスタの１・レインと１〕ウェル領域との間の電位差が
従来例のように大きくなることがなく、ホッ｝・エレク
１・ロンがゲート絶縁膜へ注入トラップされる確率の増
大が抑制され、ｎチャネルＭＯＳトランジスタのしきい
値電圧ＶＴや相互コンダクタンスｇｍの変動を抑制する
ことができる。また、ＭＯＳトランジスタの基板電流は
、電源端子へ吸い出せるので、基板を通してバイポーラ
トランジスタに加わることがなく、ノイズ電流源となら
ない。さらに、ｎチャネルＭＯＳトランジスタ領域下と
第２のｎｐｎトランジスタ領域下のｎ型埋め込み領域と
は、第１のｎｐｎトランシスタ領域下のｎ型埋め込み領
域よりも蒸気圧の低い不純物からなる不純物濃度の低い
拡散層で形成されているので、これの逆拡散による上方
向の侵入が小さくてきる。加えて、ｐウェル領域を厚く
残留できるので、ｎチャネルＭＯＳ トランシスタのｎ
型のソース領域とｎ型埋め込み領域との間に構成される
寄生のｎｐｎトランジスタのベース幅を広く保って電流
増幅率を下げＣＭＯＳのラッヂアップ耐量を向上させる
という余分な効果も得られる。さらにまた、第２のｎｐ
ｎ トランシスタの実効エビ厚を厚く保って、エミッタ
とコレクタ間の耐圧を向上させることができる。
ｎチャネルＭＯＳトランジスタの形成されるｐウェル領
域と基板とが電気的に分離されるため、基板に低い電位
を加えるような使用の下でも、ｎチャネルＭＯＳ｝ラン
シスタの１・レインと１〕ウェル領域との間の電位差が
従来例のように大きくなることがなく、ホッ｝・エレク
１・ロンがゲート絶縁膜へ注入トラップされる確率の増
大が抑制され、ｎチャネルＭＯＳトランジスタのしきい
値電圧ＶＴや相互コンダクタンスｇｍの変動を抑制する
ことができる。また、ＭＯＳトランジスタの基板電流は
、電源端子へ吸い出せるので、基板を通してバイポーラ
トランジスタに加わることがなく、ノイズ電流源となら
ない。さらに、ｎチャネルＭＯＳトランジスタ領域下と
第２のｎｐｎトランジスタ領域下のｎ型埋め込み領域と
は、第１のｎｐｎトランシスタ領域下のｎ型埋め込み領
域よりも蒸気圧の低い不純物からなる不純物濃度の低い
拡散層で形成されているので、これの逆拡散による上方
向の侵入が小さくてきる。加えて、ｐウェル領域を厚く
残留できるので、ｎチャネルＭＯＳ トランシスタのｎ
型のソース領域とｎ型埋め込み領域との間に構成される
寄生のｎｐｎトランジスタのベース幅を広く保って電流
増幅率を下げＣＭＯＳのラッヂアップ耐量を向上させる
という余分な効果も得られる。さらにまた、第２のｎｐ
ｎ トランシスタの実効エビ厚を厚く保って、エミッタ
とコレクタ間の耐圧を向上させることができる。
実施例
本発明の半導体集積回路装置の構造およびその製造方法
を第１図に示したー実施例の断面図を参照して説明する
。
を第１図に示したー実施例の断面図を参照して説明する
。
この構造は、ｐ型単結晶シリコン基板１の」二に高濃度
でｎ型の第１の埋め込み領域２と、これよりも不純物濃
度が低く、かつ蒸気圧が小さい不鈍物からなるｎ型の第
２の埋め込み領域２２．２３およびｐ型の埋め込み領域
３が形成され、第１のｎ型埋め込み領域２の上にはｎウ
ェル領域５が、第２のｎ型埋め込み領域２２の上にはｎ
ウ」一ル領域５１とｐウェル領域７が、さらには、ｐ型
の埋め込み領域３の上にはｐ型の分離領域６が、それぞ
れ形成されている。ｎウェル領域５および第２のｎ型埋
め込み領域２３の上にあってウェルの形成されていない
領域５２の中には、ｎ型埋め込みコレクタ領域２，２３
に接続されたコレクタウオール層１１、ヘース領域１２
およびエミッタ領域１８が形成されている。ｎウェル領
域５１の中には、ｐ型のソース領域〕６と１・レイン領
域１１６が形成され、これらの領域の間のｎウェル領域
５１の表面にゲート絶縁膜としての薄いシリコン酸化膜
９とゲーｈ電極１０が積層されて形成されている。ｐウ
ェル領域７の中にはＬＤＤ構造と呼ばれるトレイン領域
、すなわち、低濃度てｎ型のソース領域１３と１・レイ
ン領域１１３と、高濃度でｎ型のソース領域１５とトレ
イン領域１１５とが、それぞれ形成されており、これら
の領域の間のｐウェル領域７の表面にはゲート絶縁用シ
リコン酸化膜９とゲート電極１０が形成されている。
でｎ型の第１の埋め込み領域２と、これよりも不純物濃
度が低く、かつ蒸気圧が小さい不鈍物からなるｎ型の第
２の埋め込み領域２２．２３およびｐ型の埋め込み領域
３が形成され、第１のｎ型埋め込み領域２の上にはｎウ
ェル領域５が、第２のｎ型埋め込み領域２２の上にはｎ
ウ」一ル領域５１とｐウェル領域７が、さらには、ｐ型
の埋め込み領域３の上にはｐ型の分離領域６が、それぞ
れ形成されている。ｎウェル領域５および第２のｎ型埋
め込み領域２３の上にあってウェルの形成されていない
領域５２の中には、ｎ型埋め込みコレクタ領域２，２３
に接続されたコレクタウオール層１１、ヘース領域１２
およびエミッタ領域１８が形成されている。ｎウェル領
域５１の中には、ｐ型のソース領域〕６と１・レイン領
域１１６が形成され、これらの領域の間のｎウェル領域
５１の表面にゲート絶縁膜としての薄いシリコン酸化膜
９とゲーｈ電極１０が積層されて形成されている。ｐウ
ェル領域７の中にはＬＤＤ構造と呼ばれるトレイン領域
、すなわち、低濃度てｎ型のソース領域１３と１・レイ
ン領域１１３と、高濃度でｎ型のソース領域１５とトレ
イン領域１１５とが、それぞれ形成されており、これら
の領域の間のｐウェル領域７の表面にはゲート絶縁用シ
リコン酸化膜９とゲート電極１０が形成されている。
なお、８は素子分離用の厚いシリコン酸化膜、１４はＬ
ＤＤ構造を得るためのサイトウオール用のシリコン酸化
膜てある。
ＤＤ構造を得るためのサイトウオール用のシリコン酸化
膜てある。
次に、この構造を得るための製造方法を説明する。
まず、ヒ素を選択的に１・−プして形成された第１のｎ
型埋め込み領域２と、ヒ素よりも蒸気圧が小さいアンヂ
モンを選択的にトーブして形成され９ １ ０ た第２の丁］型埋め込み領域２２，２３、およびｐ型埋
め込み領域３が選択的に形成された半導体量板１の上に
、比抵抗０．３〜１０Ω・ｃｍの１］型のシリコンエピ
タキシャル層４を形成する。このシリコンエピタキシャ
ルＷＪ４の中に、第１のＩ】型理め込み領域２の上には
これにつながるｒ］ウエ几領域５を、ｐ型埋め込み領域
３の上にはこれにつながる分離領域６を形成し、また、
第２のｎ型Ｊ！１１め込み領域２２の上のｎチャネルＭ
ＯＳ ｈランシスタを形成する領域にはｐウエノＬ領域
７を、１つチャネルＭＯＳトランジスタをｌＩ二成する
領域には丁〕ウェル領域５１を、それぞれ、形成する。
型埋め込み領域２と、ヒ素よりも蒸気圧が小さいアンヂ
モンを選択的にトーブして形成され９ １ ０ た第２の丁］型埋め込み領域２２，２３、およびｐ型埋
め込み領域３が選択的に形成された半導体量板１の上に
、比抵抗０．３〜１０Ω・ｃｍの１］型のシリコンエピ
タキシャル層４を形成する。このシリコンエピタキシャ
ルＷＪ４の中に、第１のＩ】型理め込み領域２の上には
これにつながるｒ］ウエ几領域５を、ｐ型埋め込み領域
３の上にはこれにつながる分離領域６を形成し、また、
第２のｎ型Ｊ！１１め込み領域２２の上のｎチャネルＭ
ＯＳ ｈランシスタを形成する領域にはｐウエノＬ領域
７を、１つチャネルＭＯＳトランジスタをｌＩ二成する
領域には丁〕ウェル領域５１を、それぞれ、形成する。
なお、第２のｎ型埋め込み領域２３の上にはウェルを形
成せず、エビタキシャル層をそのまま領域５２として残
す。さらに選択酸化法により厚いシリコン酸化膜８を威
長させ、素子分離領域とする。その後、ゲー１・絶縁膜
となる薄いシリコン酸化膜９を形成し、さらにこの上に
多結晶シリコンなどの導％膜を選択的に形成してゲー１
・電極１０とする。次にｎ型不純物の拡散によりｎ ｐ
ｎ トランジスタのコレクタウオール層ｌ１を形成し
、さらにｐ型の不純物を選択的にイオン注入してベース
領域１２とずる。さらにＩ］型の不純物を選択的にイオ
ン注入してｎチャネルＭＯＳトランジスタの低濃度でｎ
型のソース領域１３及び１・レイン領域１１３を形成し
、ゲート電極１０の側壁にサイドウ詞一ル用のシリコン
酸化膜１４を形成した後、ｎ型の不純物を選択的にイオ
ン注入してｒｌチャネルＭＯＳトランジスタの高濃度な
ソース領域１５およびドレイン領域１１５とすることに
より、ｎチャネルＭＯＳ トランジスタのＴ− Ｄ Ｉ
）構造を形成する。さらに、ｐ型の不純物を選択的にイ
オン注入してｐチャネルＭＯＳトランジスタの高濃度な
ソース領域１６およびｌ・レイン領域１１６を形戒する
。次に、ヒ素を不純物として含んだ多結晶シリコンをベ
ース領域１２の上に選択的に形成してエミッタ電極１７
とし、さらに熱処理を施すことによりエミッタ電極１７
からのヒ素の拡散によりエミッタ領域１８を形成する。
成せず、エビタキシャル層をそのまま領域５２として残
す。さらに選択酸化法により厚いシリコン酸化膜８を威
長させ、素子分離領域とする。その後、ゲー１・絶縁膜
となる薄いシリコン酸化膜９を形成し、さらにこの上に
多結晶シリコンなどの導％膜を選択的に形成してゲー１
・電極１０とする。次にｎ型不純物の拡散によりｎ ｐ
ｎ トランジスタのコレクタウオール層ｌ１を形成し
、さらにｐ型の不純物を選択的にイオン注入してベース
領域１２とずる。さらにＩ］型の不純物を選択的にイオ
ン注入してｎチャネルＭＯＳトランジスタの低濃度でｎ
型のソース領域１３及び１・レイン領域１１３を形成し
、ゲート電極１０の側壁にサイドウ詞一ル用のシリコン
酸化膜１４を形成した後、ｎ型の不純物を選択的にイオ
ン注入してｒｌチャネルＭＯＳトランジスタの高濃度な
ソース領域１５およびドレイン領域１１５とすることに
より、ｎチャネルＭＯＳ トランジスタのＴ− Ｄ Ｉ
）構造を形成する。さらに、ｐ型の不純物を選択的にイ
オン注入してｐチャネルＭＯＳトランジスタの高濃度な
ソース領域１６およびｌ・レイン領域１１６を形戒する
。次に、ヒ素を不純物として含んだ多結晶シリコンをベ
ース領域１２の上に選択的に形成してエミッタ電極１７
とし、さらに熱処理を施すことによりエミッタ電極１７
からのヒ素の拡散によりエミッタ領域１８を形成する。
以上のようにして形成された半導体集積回路装置は、ｎ
チャネルＭＯＳトランジスタ領域の１〕ウェル領域７と
ｐ型単結晶シリコン基板１とが第２のｎ型埋め込み領域
２２により電気的に分離される。このため、ｐ型単結晶
シリコン基板１に印加する最低電位よりも高いかもしく
は同じ電位をＩ〕ウェル領域７に印加できるので、例え
ば±５Ｖ電源動作の場合ソース電位をＯ■とした時でも
ｎチャネルＭＯＳトランジスタの基板となるｐウェル領
域７の電位をＯ■に設定できる。この結果、ドレイン端
でも最大５Ｖの電圧に対する電界しか発生しないので、
ホッ１・エレク１・ロンが＋１チャネルＭＯＳトランシ
スタのゲート絶縁膜中へ注入トラップされる確率が抑制
され、ｖＴの変動やｇｍの低下が防止される。また、Ｍ
ＯＳｈランシスタのスイッチング時に発生ずる基板への
電流はｐウェル領域７及び第２の埋め込み領域２２を介
して電源端子（図示せず）へ迂回され、シリコン越板１
へはほとんど電流が流れ出さないため、ハイポーラトラ
ンジスタへは何ら悪影響をちえない。さらに、第２のｎ
型埋め込み領域２２によるｐウェル領域７への逆拡散が
少ないため、■）ウェル領域の深さ方向の幅が極度に狭
くならずＣＭＯＳのラッヂアップ耐量が向上ずる。また
、第２のｎ型埋め込み領域２３による領域５２への逆拡
散が少ないために、実効的にエビタキシャル層の厚みが
薄くならず、バイポーラ｝・ランシスタを高耐圧化でき
る一方、第１のｎ型埋め込み領域２を高濃度にしている
ため、バイポーラトランジスタのコレクタ層をより低抵
抗にし、高周波特性に優れたバイポーラトランジスタも
同時に形成できる。
チャネルＭＯＳトランジスタ領域の１〕ウェル領域７と
ｐ型単結晶シリコン基板１とが第２のｎ型埋め込み領域
２２により電気的に分離される。このため、ｐ型単結晶
シリコン基板１に印加する最低電位よりも高いかもしく
は同じ電位をＩ〕ウェル領域７に印加できるので、例え
ば±５Ｖ電源動作の場合ソース電位をＯ■とした時でも
ｎチャネルＭＯＳトランジスタの基板となるｐウェル領
域７の電位をＯ■に設定できる。この結果、ドレイン端
でも最大５Ｖの電圧に対する電界しか発生しないので、
ホッ１・エレク１・ロンが＋１チャネルＭＯＳトランシ
スタのゲート絶縁膜中へ注入トラップされる確率が抑制
され、ｖＴの変動やｇｍの低下が防止される。また、Ｍ
ＯＳｈランシスタのスイッチング時に発生ずる基板への
電流はｐウェル領域７及び第２の埋め込み領域２２を介
して電源端子（図示せず）へ迂回され、シリコン越板１
へはほとんど電流が流れ出さないため、ハイポーラトラ
ンジスタへは何ら悪影響をちえない。さらに、第２のｎ
型埋め込み領域２２によるｐウェル領域７への逆拡散が
少ないため、■）ウェル領域の深さ方向の幅が極度に狭
くならずＣＭＯＳのラッヂアップ耐量が向上ずる。また
、第２のｎ型埋め込み領域２３による領域５２への逆拡
散が少ないために、実効的にエビタキシャル層の厚みが
薄くならず、バイポーラ｝・ランシスタを高耐圧化でき
る一方、第１のｎ型埋め込み領域２を高濃度にしている
ため、バイポーラトランジスタのコレクタ層をより低抵
抗にし、高周波特性に優れたバイポーラトランジスタも
同時に形成できる。
発明の効果
以上のように本発明によれば、半導体基板の第１のバイ
ポーラトランジスタが形成される領域下に高濃度のｎ型
埋め込み領域を有し、かつ第２のバイポーラトランジス
タ及びｎチャネルＭＯＳトランシスタとｐチャネルＭＯ
Ｓトランジスタを形成する領域下に、上記ｎ型埋め込み
領域に用いる不純物よりも不純物濃度が低く、かつ蒸気
圧が小さい不純物からなるｎ型埋め込み領域を有する構
造を設けることにより、基板バイアスによるｎ１ ３ １４ チャネルＭＯＳ ｈランジスタの特性変動を抑制し、Ｍ
ＯＳトランシスタの基板電流によるバイポーラ１・ラン
シスタの特性変動を抑制し、さらにＣＭＯＳのラッチア
ップを抑制すると共に、高ｉｉＪ圧で、しかも、高周波
特性に優れたハイポーラトランシスタを同時に得ること
ができる。この結果、高機能で信頼性に優れたＢｉ−Ｃ
ＭＯＳ集積回路装置を実現できるものてある。
ポーラトランジスタが形成される領域下に高濃度のｎ型
埋め込み領域を有し、かつ第２のバイポーラトランジス
タ及びｎチャネルＭＯＳトランシスタとｐチャネルＭＯ
Ｓトランジスタを形成する領域下に、上記ｎ型埋め込み
領域に用いる不純物よりも不純物濃度が低く、かつ蒸気
圧が小さい不純物からなるｎ型埋め込み領域を有する構
造を設けることにより、基板バイアスによるｎ１ ３ １４ チャネルＭＯＳ ｈランジスタの特性変動を抑制し、Ｍ
ＯＳトランシスタの基板電流によるバイポーラ１・ラン
シスタの特性変動を抑制し、さらにＣＭＯＳのラッチア
ップを抑制すると共に、高ｉｉＪ圧で、しかも、高周波
特性に優れたハイポーラトランシスタを同時に得ること
ができる。この結果、高機能で信頼性に優れたＢｉ−Ｃ
ＭＯＳ集積回路装置を実現できるものてある。
第１図は本発明の実施例による半導体集積回路装置の実
施例を示す断面図、第２図は従来の半導体集積回路装置
の構造を示ず断面図てある。 １・・・・・・半導体基板、２・・・・・・Ｉ］型埋め
込み領域、２１・・・・・・ｎ型埋め込み領域、２２・
・・・・・第２のｒｌ型埋め込み領域、２３・・・・・
・第２のｎ型埋め込み領域、３，３１・・・・・・ｐ型
埋め込み領域、４，５２・・・・・・ｎ型シリコンエピ
タキシャル層、５，５１・・・・・・ｎウェル領域、７
・・・・・・ｐウェル領域。
施例を示す断面図、第２図は従来の半導体集積回路装置
の構造を示ず断面図てある。 １・・・・・・半導体基板、２・・・・・・Ｉ］型埋め
込み領域、２１・・・・・・ｎ型埋め込み領域、２２・
・・・・・第２のｒｌ型埋め込み領域、２３・・・・・
・第２のｎ型埋め込み領域、３，３１・・・・・・ｐ型
埋め込み領域、４，５２・・・・・・ｎ型シリコンエピ
タキシャル層、５，５１・・・・・・ｎウェル領域、７
・・・・・・ｐウェル領域。
Claims (2)
- （１）一導電型の半導体基板上に形成される第１のバイ
ポーラトランジスタの領域下に逆導電型の第１の埋め込
み領域と前記半導体基板上に形成される第２のバイポー
ラトランジスタとｎチャネルＭＯＳトランジスタとｐチ
ャネルＭＯＳトランジスタの領域下に、前記第１の埋め
込み領域よりも不純物濃度が低く、かつ蒸気圧が小さい
不純物原子からなる逆導電型の第２の埋め込み領域とを
備えた半導体集積回路装置。 - （２）一導電型の半導体基板上に第１のバイポーラトラ
ンジスタのコレクタとなる逆導電型の第１の埋め込み領
域と同埋め込み領域に用いる不純物よりも濃度が低く、
かつ蒸気圧が低い不純物からなる逆導電型の第２の埋め
込み領域を形成する工程と、前記半導体基板の表面に逆
導電型の半導体層を形成する工程と、前記第１の埋め込
み領域の上の前記半導体層に逆導電型の第１のウェル領
域を、前記第２の埋め込み領域の上の前記半導体層に逆
導電型の第２のウェル領域と一導電型のウェル領域を形
成する工程と、前記逆導電型の第１のウェル領域に第１
のバイポーラトランジスタを、前記第２の埋め込み領域
の上の半導体層に第２のバイポーラトランジスタを、前
記逆導電型の第２のウェル領域に一導電型のチャネルＭ
ＯＳトランジスタを、前記一導電型のウェル領域に逆導
電型のチャネルＭＯＳトランジスタを形成する工程を備
えたことを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15645589A JPH0321055A (ja) | 1989-06-19 | 1989-06-19 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15645589A JPH0321055A (ja) | 1989-06-19 | 1989-06-19 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0321055A true JPH0321055A (ja) | 1991-01-29 |
Family
ID=15628126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15645589A Pending JPH0321055A (ja) | 1989-06-19 | 1989-06-19 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0321055A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204411A (ja) * | 1993-01-06 | 1994-07-22 | Nippon Telegr & Teleph Corp <Ntt> | 複合半導体装置およびその製造方法 |
| US7168167B2 (en) * | 1998-10-16 | 2007-01-30 | Silverbrook Research Pty Ltd | Nozzle and drive circuitry fabrication method |
-
1989
- 1989-06-19 JP JP15645589A patent/JPH0321055A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204411A (ja) * | 1993-01-06 | 1994-07-22 | Nippon Telegr & Teleph Corp <Ntt> | 複合半導体装置およびその製造方法 |
| US7168167B2 (en) * | 1998-10-16 | 2007-01-30 | Silverbrook Research Pty Ltd | Nozzle and drive circuitry fabrication method |
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