JPS5978555A - 半導体装置 - Google Patents
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- JPS5978555A JPS5978555A JP57188608A JP18860882A JPS5978555A JP S5978555 A JPS5978555 A JP S5978555A JP 57188608 A JP57188608 A JP 57188608A JP 18860882 A JP18860882 A JP 18860882A JP S5978555 A JPS5978555 A JP S5978555A
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0826—Combination of vertical complementary transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は特に高耐圧または高出力を要求される出力段
においてコンプリメンタリ構成を必要とするオーディオ
等に使用されるバイポーラリニアIC(集積回路)に代
表されるような半導体装置に関する。
においてコンプリメンタリ構成を必要とするオーディオ
等に使用されるバイポーラリニアIC(集積回路)に代
表されるような半導体装置に関する。
従来バイポーラICにおいてはnpnとpnpトランジ
スシフみ合せて使っているが、製造工程上の制約からn
pn トランジスタは縦型の素子で構成するのに対し、
pnpトランジスタは横型ノモのを使用している。この
ため、pnpトランジスタの特性はnpn l−ランシ
フタに比べて劣っている。一方、縦型pnpトランジス
タを従来のp型基板上のn型エピタキシャル層に形成す
ることも行なわれているが、横型pnp )ランジスク
に比べ大幅に改善されるが、npn トランジスタに比
べて耐圧、高周波特性等ともまだ劣っているという欠点
がある。従来量も一般的なバイポーラICはp型基板上
にn型エピタキシャル成長層を形成し、n型エピタキシ
ャル層をp型不純物によりいくつかの領域に分離し、n
型の各領域にICを構成する各素子を形成している。
スシフみ合せて使っているが、製造工程上の制約からn
pn トランジスタは縦型の素子で構成するのに対し、
pnpトランジスタは横型ノモのを使用している。この
ため、pnpトランジスタの特性はnpn l−ランシ
フタに比べて劣っている。一方、縦型pnpトランジス
タを従来のp型基板上のn型エピタキシャル層に形成す
ることも行なわれているが、横型pnp )ランジスク
に比べ大幅に改善されるが、npn トランジスタに比
べて耐圧、高周波特性等ともまだ劣っているという欠点
がある。従来量も一般的なバイポーラICはp型基板上
にn型エピタキシャル成長層を形成し、n型エピタキシ
ャル層をp型不純物によりいくつかの領域に分離し、n
型の各領域にICを構成する各素子を形成している。
この場合において、半導体装置の製造工程を簡単にする
ため、npn トランジスタは縦型の素子を形成するの
に対して、 pnp トランジスタは横型の素子を形
成している。これは、npn トランジスタベース領域
の形成と、横型npn )ランシフタのエミッタ領域及
びコレクク領域が同時にできるというメリットを有して
いるからである。しかしながら、このようにして形成さ
れた横型pnpトランジスタは縦型npn )ランシフ
タに比べて取扱える電力が小さく、電力を上げるために
は多数個を並列に使う必要があり、また周波数特性もj
m常のnpn トランジスタのfTが数百MHz程度で
あるのに対して、横型のpnp トランジスタのfT
は数MHzと著しく悪い。このため、従来のn型エピタ
キシャル層中に縦型pnpトランジスタを形成すること
が行なわれている。
ため、npn トランジスタは縦型の素子を形成するの
に対して、 pnp トランジスタは横型の素子を形
成している。これは、npn トランジスタベース領域
の形成と、横型npn )ランシフタのエミッタ領域及
びコレクク領域が同時にできるというメリットを有して
いるからである。しかしながら、このようにして形成さ
れた横型pnpトランジスタは縦型npn )ランシフ
タに比べて取扱える電力が小さく、電力を上げるために
は多数個を並列に使う必要があり、また周波数特性もj
m常のnpn トランジスタのfTが数百MHz程度で
あるのに対して、横型のpnp トランジスタのfT
は数MHzと著しく悪い。このため、従来のn型エピタ
キシャル層中に縦型pnpトランジスタを形成すること
が行なわれている。
第1図にnpn l−ランシフタとpnpトランジスタ
はともに縦型であるバイポーラリニアICの断面図であ
る。第1図において% 11はp型基板。
はともに縦型であるバイポーラリニアICの断面図であ
る。第1図において% 11はp型基板。
12はn十拡散層、13はn型エピタキシャル層、14
はベース拡散層、15はエミッタ拡散層、16はp十層
である。
はベース拡散層、15はエミッタ拡散層、16はp十層
である。
第1図に示したような縦型pnp l−ランジスクに
おいては、高濃度の埋込n十層12と高濃度の埋込p十
層16とが接するために耐圧が制限されるため、npn
l−ランシフタと同じ耐圧が得られない。また、このよ
うな構造の縦型pnpトランジスタのベース領域はコレ
クタ領域より不純物濃度が低いために、アーリー効果が
起こりやすく、ベース幅もnpn l−ランシフタよ
り広くなるため、縦型npn トランジスタと完全に
対等な特性を得るのは難しいという欠点があった。
おいては、高濃度の埋込n十層12と高濃度の埋込p十
層16とが接するために耐圧が制限されるため、npn
l−ランシフタと同じ耐圧が得られない。また、このよ
うな構造の縦型pnpトランジスタのベース領域はコレ
クタ領域より不純物濃度が低いために、アーリー効果が
起こりやすく、ベース幅もnpn l−ランシフタよ
り広くなるため、縦型npn トランジスタと完全に
対等な特性を得るのは難しいという欠点があった。
この発明は上が、の点に鑑みてなされたもので、その目
的は完全に特性のそろったnpn トランジスタ及びp
np トランジスタを形成することができる半導体装置
を提供することにある。
的は完全に特性のそろったnpn トランジスタ及びp
np トランジスタを形成することができる半導体装置
を提供することにある。
一導電型半導体基板の表面に反対導電型の第一の島及び
第2の島を形成し、上記第2の反対導電型の島の中に基
板と同一導電型の第3の島を形成し、上記第1の島及び
第3の島に集積回路を構成する半導体素子が形成されて
いる。
第2の島を形成し、上記第2の反対導電型の島の中に基
板と同一導電型の第3の島を形成し、上記第1の島及び
第3の島に集積回路を構成する半導体素子が形成されて
いる。
以下、図面を参照してこの発明の一実施例を説明する。
第2図において、21はp型半導体基板で、エツチング
によりnpnトランジスタを形成する領域22及びpn
phランジスタシフ成する領域23に第2図(5)に示
すように穴を形成する。
によりnpnトランジスタを形成する領域22及びpn
phランジスタシフ成する領域23に第2図(5)に示
すように穴を形成する。
ここで、穴の深さは最終的にnpn l−ランシフタを
形成する領域22は必要なエピタキシャル層の厚さ、例
えば耐圧150Vのnpn l−ランシフタを形成す翫 る場合、n型エピタキシャル層の不純物a′?を5 X
10”cm ”にした場合には20μm程度となる。
形成する領域22は必要なエピタキシャル層の厚さ、例
えば耐圧150Vのnpn l−ランシフタを形成す翫 る場合、n型エピタキシャル層の不純物a′?を5 X
10”cm ”にした場合には20μm程度となる。
また、npn トランジスタを形成する領域23はその
2倍の約4011mとしている。次に、上記のように穴
が形成された半導体基板21上に高濃度のn+層22を
拡散した後、n型エピタキシャル層23を20μm成長
する。この時の状態を第2図(B)に示す。次に、上記
n型エピタキシャル層23IJ の表面を酸化して、酸−f+:膜24を形成する。そし
て、上記領域22及び23に形成された穴の上部のみ酸
化膜24を残すようにエツチングすす。そして、上記酸
化膜24をマスクとして高濃度のp十 層25を拡散す
る。次に、上記酸化膜24及びp十 層25上にp型エ
キタピシャル層26を20μm成長させる。この場合に
おいて、上記酸化膜24上にはポリシリコン層27が形
成される。ここまでの工程により第2図(Qに示す構造
となる。そして、第2図(qに示した一点鎖線27で示
された面まで上部をエツチングすることにより所望の基
板構造が得られる。
2倍の約4011mとしている。次に、上記のように穴
が形成された半導体基板21上に高濃度のn+層22を
拡散した後、n型エピタキシャル層23を20μm成長
する。この時の状態を第2図(B)に示す。次に、上記
n型エピタキシャル層23IJ の表面を酸化して、酸−f+:膜24を形成する。そし
て、上記領域22及び23に形成された穴の上部のみ酸
化膜24を残すようにエツチングすす。そして、上記酸
化膜24をマスクとして高濃度のp十 層25を拡散す
る。次に、上記酸化膜24及びp十 層25上にp型エ
キタピシャル層26を20μm成長させる。この場合に
おいて、上記酸化膜24上にはポリシリコン層27が形
成される。ここまでの工程により第2図(Qに示す構造
となる。そして、第2図(qに示した一点鎖線27で示
された面まで上部をエツチングすることにより所望の基
板構造が得られる。
/
このようにして得られたn型島26aにnpnトランジ
スタ、p型島26bにprz) トランジスタを形成
するわけであるが、この方法は周知の方法ででき、np
n)ランシフタはp型ベース領域28、n型エミッタ領
域29を順次形成、pnp )ランシフタはn型ベー
ス領域30.p型エミッタ領域31を順次形成して、電
極配線を行う。このようにして、第2図(D)に示すよ
うにnpn l−ランシフタとpnp トランジス
タは構造も特性も対称的となりほぼ完全なコンプリメン
タリ特性を得ることができる。ここで。
スタ、p型島26bにprz) トランジスタを形成
するわけであるが、この方法は周知の方法ででき、np
n)ランシフタはp型ベース領域28、n型エミッタ領
域29を順次形成、pnp )ランシフタはn型ベー
ス領域30.p型エミッタ領域31を順次形成して、電
極配線を行う。このようにして、第2図(D)に示すよ
うにnpn l−ランシフタとpnp トランジス
タは構造も特性も対称的となりほぼ完全なコンプリメン
タリ特性を得ることができる。ここで。
32はnpn トランジスタのエミッタ電極、33は同
ベース電極、34は同コレクタ電極、35?:1pnp
トランジスタのエミッタ電極、36は同ベース電極
、37は同コレクタ電極である。
ベース電極、34は同コレクタ電極、35?:1pnp
トランジスタのエミッタ電極、36は同ベース電極
、37は同コレクタ電極である。
なお、この発明は上記実施例に限定されるものではなく
、−組のnチャネルMO8−FET とpチャネルMO
8−FET、あるいは−組のnチャネル接合形FETと
pチャネル接合形FETを形成する場合にも適用できる
ことはいうまでもない。
、−組のnチャネルMO8−FET とpチャネルMO
8−FET、あるいは−組のnチャネル接合形FETと
pチャネル接合形FETを形成する場合にも適用できる
ことはいうまでもない。
以上詳述したようにこの発明によれば、npnトランジ
スタはn型エキタピシャル層に、pnpトランジスタは
p型エキタピシャル層にそれぞれ形成するので、はぼ完
全に特性のそろったnpnトランジスタとpnpトラン
ジスタの組が得られ、また、従来pnp +−ランシ
フタで制限されていた耐圧の制限をなくすことができる
。
スタはn型エキタピシャル層に、pnpトランジスタは
p型エキタピシャル層にそれぞれ形成するので、はぼ完
全に特性のそろったnpnトランジスタとpnpトラン
ジスタの組が得られ、また、従来pnp +−ランシ
フタで制限されていた耐圧の制限をなくすことができる
。
第1図は従来のコンプリメンタリ構成をもつバイポーラ
リニアICの断面図、第2図(5)〜(C)はこの発明
の一実施例における半導体装置の製造方法を示す図、第
2図(ト)は同実施例における半導体装置の断面図であ
る。 2ノ・・p型半導体基板、24・・・酸化膜、25、・
・p十層、26・・・p型エキクピシャル層、26a・
・・n型島、26b・・・p型島。 出願人代理人 弁理士 鈴 江 武 彦特許庁長官
若 杉 和 夫 殿 1.事件の表示 特願昭57−188608号 2、発明の名称 半導体装置 3、補正をする者 事件との関係 特許出願人 (3(17) 東京芝浦電気株式会社4、代理人 6 補正の対象 図面
リニアICの断面図、第2図(5)〜(C)はこの発明
の一実施例における半導体装置の製造方法を示す図、第
2図(ト)は同実施例における半導体装置の断面図であ
る。 2ノ・・p型半導体基板、24・・・酸化膜、25、・
・p十層、26・・・p型エキクピシャル層、26a・
・・n型島、26b・・・p型島。 出願人代理人 弁理士 鈴 江 武 彦特許庁長官
若 杉 和 夫 殿 1.事件の表示 特願昭57−188608号 2、発明の名称 半導体装置 3、補正をする者 事件との関係 特許出願人 (3(17) 東京芝浦電気株式会社4、代理人 6 補正の対象 図面
Claims (1)
- 一導電型半導体基板表面に形成された反対導電型の第1
及び第2の島と、上記第2の島に形成された基板と同一
導電型の第3の島とを具備し、上記第1の島及び第3の
島にそれぞれ集積回路を形成するようにしたことを特徴
とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57188608A JPS5978555A (ja) | 1982-10-27 | 1982-10-27 | 半導体装置 |
US06/545,545 US4566174A (en) | 1982-10-27 | 1983-10-26 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57188608A JPS5978555A (ja) | 1982-10-27 | 1982-10-27 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5978555A true JPS5978555A (ja) | 1984-05-07 |
Family
ID=16226644
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57188608A Pending JPS5978555A (ja) | 1982-10-27 | 1982-10-27 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4566174A (ja) |
JP (1) | JPS5978555A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6164150A (ja) * | 1984-09-06 | 1986-04-02 | Toshiba Corp | 半導体装置の製造方法 |
JPH01239868A (ja) * | 1988-03-22 | 1989-09-25 | Toshiba Corp | 半導体装置 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4636269A (en) * | 1983-11-18 | 1987-01-13 | Motorola Inc. | Epitaxially isolated semiconductor device process utilizing etch and refill technique |
JPS63140567A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2645100B2 (ja) * | 1988-09-07 | 1997-08-25 | 株式会社東芝 | 電界効果型半導体装置 |
GB2234111B (en) * | 1989-07-01 | 1992-12-02 | Plessey Co Plc | A method for fabrication of a collector-diffused isolation semiconductor device |
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