JP2000232111A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000232111A JP2000232111A JP11031386A JP3138699A JP2000232111A JP 2000232111 A JP2000232111 A JP 2000232111A JP 11031386 A JP11031386 A JP 11031386A JP 3138699 A JP3138699 A JP 3138699A JP 2000232111 A JP2000232111 A JP 2000232111A
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Abstract
(57)【要約】
【課題】 縦型ＰＮＰトランジスタのエピタキシャル層
表面に段差を設けることにより耐圧を向上し飽和電圧を
低減する。 【解決手段】 Ｐ＋コレクタ埋め込み層を設け、その上
に第２のエピタキシャル層３１を形成する。耐酸化膜３
３によってＬＯＣＯＳ酸化膜３４を形成し、これを除去
する。段差の上部からＰ＋エミッタ領域４１を形成する
こと及びコレクタ埋め込み層２９に対する増速酸化の影
響により、間隔４２を拡大する。一方、段差の下部から
Ｐ＋コレクタ導出領域３７を形成することでコレクタ埋
め込み層２９との重畳量を増大し、コレクタ直列抵抗を
減じる。
表面に段差を設けることにより耐圧を向上し飽和電圧を
低減する。 【解決手段】 Ｐ＋コレクタ埋め込み層を設け、その上
に第２のエピタキシャル層３１を形成する。耐酸化膜３
３によってＬＯＣＯＳ酸化膜３４を形成し、これを除去
する。段差の上部からＰ＋エミッタ領域４１を形成する
こと及びコレクタ埋め込み層２９に対する増速酸化の影
響により、間隔４２を拡大する。一方、段差の下部から
Ｐ＋コレクタ導出領域３７を形成することでコレクタ埋
め込み層２９との重畳量を増大し、コレクタ直列抵抗を
減じる。
Description
【０００１】
【発明の属する技術分野】本発明は、コレクタ抵抗を減
じることが可能な、縦型ＰＮＰトランジスタの製造方法
に関する。
じることが可能な、縦型ＰＮＰトランジスタの製造方法
に関する。
【０００２】
【従来の技術】一般に高性能なアナログ回路は、ＮＰＮ
トランジスタのみで構成することは困難であるため、Ｎ
ＰＮトランジスタとＰＮＰトランジスタを相補対に組み
合わせて構成することが多い。しかし出力段回路におい
ては、従来のラテラルＰＮＰトランジスタは大電流化す
ることが難しいので、回路的に複数個のトランジスタを
組み合わせて擬似的なＰＮＰトランジスタを形成するこ
とが多かった。しかし、複数個を組み合わせることで飽
和電圧が大きくなり、高性能な出力段回路を得ることが
困難であった。そこで、ＮＰＮトランジスタと同じ縦型
構造のＰＮＰトランジスタを開発することにより、高性
能な出力段回路を得ることを可能にした。この縦型ＰＮ
Ｐトランジスタの構造を図４に従って説明する。
トランジスタのみで構成することは困難であるため、Ｎ
ＰＮトランジスタとＰＮＰトランジスタを相補対に組み
合わせて構成することが多い。しかし出力段回路におい
ては、従来のラテラルＰＮＰトランジスタは大電流化す
ることが難しいので、回路的に複数個のトランジスタを
組み合わせて擬似的なＰＮＰトランジスタを形成するこ
とが多かった。しかし、複数個を組み合わせることで飽
和電圧が大きくなり、高性能な出力段回路を得ることが
困難であった。そこで、ＮＰＮトランジスタと同じ縦型
構造のＰＮＰトランジスタを開発することにより、高性
能な出力段回路を得ることを可能にした。この縦型ＰＮ
Ｐトランジスタの構造を図４に従って説明する。
【０００３】Ｐ型半導体基板１上にＮ型の第１と第２の
エピタキシャル層２、３を形成し、これらを接合分離す
るためのＰ＋領域４、５、６を形成して素子形成のため
の島領域を形成する。基板１表面にはＮ＋型の埋め込み
層７を設け、第１のエピタキシャル層２の表面にはＰ＋
コレクタ埋め込み層８とＮ＋領域９を形成する。島領域
となる第２のエピタキシャル層３表面にＰ型ベース１
０、Ｎ＋型エミッタ１１およびＮ＋コレクタコンタクト
領域１２を形成してＮＰＮトランジスタとする。なお、
コレクタコンタクト領域１２に重ねて、エピタキシャル
層３表面から埋め込み層７に達するＮ＋拡散領域を設け
ることもある。
エピタキシャル層２、３を形成し、これらを接合分離す
るためのＰ＋領域４、５、６を形成して素子形成のため
の島領域を形成する。基板１表面にはＮ＋型の埋め込み
層７を設け、第１のエピタキシャル層２の表面にはＰ＋
コレクタ埋め込み層８とＮ＋領域９を形成する。島領域
となる第２のエピタキシャル層３表面にＰ型ベース１
０、Ｎ＋型エミッタ１１およびＮ＋コレクタコンタクト
領域１２を形成してＮＰＮトランジスタとする。なお、
コレクタコンタクト領域１２に重ねて、エピタキシャル
層３表面から埋め込み層７に達するＮ＋拡散領域を設け
ることもある。
【０００４】もう一方の島領域にはコレクタ埋め込み層
８に達するＰ＋型コレクタ導出領域１３を設けてＰＮＰ
トランジスタのベースとし、該ベースの表面にＰ＋エミ
ッタ領域を形成して縦型ＰＮＰトランジスタとする。な
お、ベースにＮ−型の領域１５を形成することもある。
８に達するＰ＋型コレクタ導出領域１３を設けてＰＮＰ
トランジスタのベースとし、該ベースの表面にＰ＋エミ
ッタ領域を形成して縦型ＰＮＰトランジスタとする。な
お、ベースにＮ−型の領域１５を形成することもある。
【０００５】上記の縦型ＰＮＰトランジスタにおいて、
その飽和電圧特性Ｖｃｅ（ｓａｔ）はコレクタ埋め込み
層８とコレクタ導出領域１３との抵抗成分（コレクタ直
列抵抗Ｒｃ１６）でほぼ決定される事が知られている。
一般的にエピタキシャル層表面から熱拡散によって形成
した拡散領域は、表面部分で不純物濃度が高く、深い部
分で不純物濃度が薄くなる濃度分布を持つ。従って、コ
レクタ直列抵抗Ｒｃ１６はコレクタ導出領域１３とコレ
クタ埋め込み層８とがどの程度重畳しているかによって
も左右されることになる。一方、トランジスタのエミッ
タ・コレクタ間耐圧ＶＣＥＯは、Ｐ＋エミッタ領域１４
とＰ＋コレクタ埋め込み層８との間隔１７で大略決定さ
れることが知られている。従って、両者の特性は第２の
エピタキシャル層３の膜厚によって大きく左右されるこ
とが伺える。
その飽和電圧特性Ｖｃｅ（ｓａｔ）はコレクタ埋め込み
層８とコレクタ導出領域１３との抵抗成分（コレクタ直
列抵抗Ｒｃ１６）でほぼ決定される事が知られている。
一般的にエピタキシャル層表面から熱拡散によって形成
した拡散領域は、表面部分で不純物濃度が高く、深い部
分で不純物濃度が薄くなる濃度分布を持つ。従って、コ
レクタ直列抵抗Ｒｃ１６はコレクタ導出領域１３とコレ
クタ埋め込み層８とがどの程度重畳しているかによって
も左右されることになる。一方、トランジスタのエミッ
タ・コレクタ間耐圧ＶＣＥＯは、Ｐ＋エミッタ領域１４
とＰ＋コレクタ埋め込み層８との間隔１７で大略決定さ
れることが知られている。従って、両者の特性は第２の
エピタキシャル層３の膜厚によって大きく左右されるこ
とが伺える。
【０００６】図５に、第２のエピタキシャル層８の膜厚
に対する両者の特性図を示した。膜厚が大になるほど、
コレクタ導出領域１３とコレクタ埋め込み層８との重畳
量が減少しさらにはＰ＋エミッタ領域１４とＰ＋コレク
タ埋め込み層８との間隔１７が大きくなることから、両
特性共に値が増加する傾向にある。
に対する両者の特性図を示した。膜厚が大になるほど、
コレクタ導出領域１３とコレクタ埋め込み層８との重畳
量が減少しさらにはＰ＋エミッタ領域１４とＰ＋コレク
タ埋め込み層８との間隔１７が大きくなることから、両
特性共に値が増加する傾向にある。
【０００７】この様な特性にあるとき、半導体素子とし
ての良否判定を行うには、飽和電圧Ｖｃｅ（ｓａｔ）は
あらかじめ定められた一定値以下であること、一方の耐
圧ＶＣＥＯは同じくあらかじめ定められた一定値以上で
あること、という相反する要求となる。従って、第２の
エピタキシャル層３の膜厚はこれらの値が両者とも満足
する範囲（符号１８）に制御しなければならない。
ての良否判定を行うには、飽和電圧Ｖｃｅ（ｓａｔ）は
あらかじめ定められた一定値以下であること、一方の耐
圧ＶＣＥＯは同じくあらかじめ定められた一定値以上で
あること、という相反する要求となる。従って、第２の
エピタキシャル層３の膜厚はこれらの値が両者とも満足
する範囲（符号１８）に制御しなければならない。
【０００８】
【発明が解決しようとする課題】しかしながら、気相成
長法によるエピタキシャル層は、比較的ばらつきが大き
く、例えば高耐圧用途に１０μｍ成長させた場合にはプ
ラスマイナス１μｍ程度の誤差が発生する。加えて、エ
ピタキシャル層を形成した後の各種酸化処理による膜厚
減もばらつきの要因となる。これらの要因が重なって、
従来の装置では飽和電圧Ｖｃｅ（ｓａｔ）特性とエミッ
タ・コレクタ間耐圧ＶＣＥＯ特性とを両方満足し得る範
囲１８が例えばプラスマイナス０．５μｍ以内と狭く、
制御が困難である欠点があった。また、特性が規格から
外れることによって歩留まりが低下するという欠点があ
った。
長法によるエピタキシャル層は、比較的ばらつきが大き
く、例えば高耐圧用途に１０μｍ成長させた場合にはプ
ラスマイナス１μｍ程度の誤差が発生する。加えて、エ
ピタキシャル層を形成した後の各種酸化処理による膜厚
減もばらつきの要因となる。これらの要因が重なって、
従来の装置では飽和電圧Ｖｃｅ（ｓａｔ）特性とエミッ
タ・コレクタ間耐圧ＶＣＥＯ特性とを両方満足し得る範
囲１８が例えばプラスマイナス０．５μｍ以内と狭く、
制御が困難である欠点があった。また、特性が規格から
外れることによって歩留まりが低下するという欠点があ
った。
【０００９】
【課題を解決するための手段】本発明はかかる従来の課
題に鑑みなされたもので、埋め込みコレクタとなる一導
電型のコレクタ埋め込み層を形成し、その上に逆導電型
のエピタキシャル層を形成する工程と、前記コレクタ埋
め込み層上方の前記エピタキシャル層の表面に耐酸化膜
を形成する工程と、前記耐酸化膜で被覆されないエピタ
キシャル層表面を選択酸化してＬＯＣＯＳ絶縁膜を形成
する工程と、前記ＬＯＣＯＳ酸化膜を除去して前記エピ
タキシャル層表面に段差を形成し、前記エピタキシャル
層の膜厚が薄い領域と厚い領域を形成する工程と、前記
膜厚の薄い領域の表面から一導電型の不純物を拡散して
前記コレクタ埋め込み層に達するコレクタ導出領域を形
成する工程と、前記膜厚の厚い領域の表面から一導電型
の不純物を拡散してエミッタ領域を形成する工程と、を
具備することを特徴とするものである。
題に鑑みなされたもので、埋め込みコレクタとなる一導
電型のコレクタ埋め込み層を形成し、その上に逆導電型
のエピタキシャル層を形成する工程と、前記コレクタ埋
め込み層上方の前記エピタキシャル層の表面に耐酸化膜
を形成する工程と、前記耐酸化膜で被覆されないエピタ
キシャル層表面を選択酸化してＬＯＣＯＳ絶縁膜を形成
する工程と、前記ＬＯＣＯＳ酸化膜を除去して前記エピ
タキシャル層表面に段差を形成し、前記エピタキシャル
層の膜厚が薄い領域と厚い領域を形成する工程と、前記
膜厚の薄い領域の表面から一導電型の不純物を拡散して
前記コレクタ埋め込み層に達するコレクタ導出領域を形
成する工程と、前記膜厚の厚い領域の表面から一導電型
の不純物を拡散してエミッタ領域を形成する工程と、を
具備することを特徴とするものである。
【００１０】
【発明の実施の形態】以下に本発明の一実施の形態を図
面を参照しながら詳細に説明する。
面を参照しながら詳細に説明する。
【００１１】第１工程：図１（Ａ）参照 Ｐ型の半導体基板２１を準備する。基板２１表面にアン
チモンなどのＮ型不純物を選択拡散してＮ＋領域２２を
形成し、更にボロンなどのＰ型不純物を選択拡散して素
子分離用のＰ＋領域２３を形成する。符号２４は選択拡
散に供したシリコン酸化膜である。
チモンなどのＮ型不純物を選択拡散してＮ＋領域２２を
形成し、更にボロンなどのＰ型不純物を選択拡散して素
子分離用のＰ＋領域２３を形成する。符号２４は選択拡
散に供したシリコン酸化膜である。
【００１２】第２工程：図１（Ｂ）参照 基板２１表面の酸化膜を除去した後に、気層成長法によ
って全面に８〜１２μｍ厚みのＮ型の第１のエピタキシ
ャル層２５を形成する。第２のエピタキシャル層２５表
面にアンチモンなどのＮ型不純物を選択拡散してＮＰＮ
トランジスタの埋め込み層となるＮ＋領域２６と縦型Ｐ
ＮＰトランジスタ用のＮ＋領域２７を形成し、更にボロ
ンなどのＰ型不純物を選択拡散して素子分離用のＰ＋領
域２８と縦型ＰＮＰトランジスタのＰ＋コレクタ埋め込
み層２９を形成する。符号３０は選択拡散に供したシリ
コン酸化膜である。
って全面に８〜１２μｍ厚みのＮ型の第１のエピタキシ
ャル層２５を形成する。第２のエピタキシャル層２５表
面にアンチモンなどのＮ型不純物を選択拡散してＮＰＮ
トランジスタの埋め込み層となるＮ＋領域２６と縦型Ｐ
ＮＰトランジスタ用のＮ＋領域２７を形成し、更にボロ
ンなどのＰ型不純物を選択拡散して素子分離用のＰ＋領
域２８と縦型ＰＮＰトランジスタのＰ＋コレクタ埋め込
み層２９を形成する。符号３０は選択拡散に供したシリ
コン酸化膜である。
【００１３】第３工程：図１（Ｃ）参照 酸化膜３０を除去した後に、気層成長法によって全面に
５〜１０μｍ厚みのＮ型の第２のエピタキシャル層３１
を形成する。第２のエピタキシャル層３１の表面を清浄
化した後に熱酸化して膜厚が１０００Å程度のシリコン
酸化膜３２を形成し、次いで酸化膜３２の上に膜厚が１
０００Å程度のシリコン窒化膜を堆積する。これを通常
のホトエッチング技術によってパターニングし、Ｐ＋コ
レクタ埋め込み層２９の上方にＰ＋コレクタ埋め込み層
２９の平面視の面積よりは小さな面積を持つ耐酸化膜３
３を形成する。
５〜１０μｍ厚みのＮ型の第２のエピタキシャル層３１
を形成する。第２のエピタキシャル層３１の表面を清浄
化した後に熱酸化して膜厚が１０００Å程度のシリコン
酸化膜３２を形成し、次いで酸化膜３２の上に膜厚が１
０００Å程度のシリコン窒化膜を堆積する。これを通常
のホトエッチング技術によってパターニングし、Ｐ＋コ
レクタ埋め込み層２９の上方にＰ＋コレクタ埋め込み層
２９の平面視の面積よりは小さな面積を持つ耐酸化膜３
３を形成する。
【００１４】第４工程：図２（Ａ）参照 基板２１全体を１１００℃、酸化雰囲気中で１〜３時間
程度熱処理することにより、第２のエピタキシャル層３
１の表面を熱酸化してＬＯＣＯＳ酸化膜３４を形成す
る。ＬＯＣＯＳ酸化膜３４は１．５μ程度の膜厚に形成
され、酸化前のエピタキシャル層表面から下方に０．６
μｍ程度、上方に０．９μｍ程度の割合で形成される。
程度熱処理することにより、第２のエピタキシャル層３
１の表面を熱酸化してＬＯＣＯＳ酸化膜３４を形成す
る。ＬＯＣＯＳ酸化膜３４は１．５μ程度の膜厚に形成
され、酸化前のエピタキシャル層表面から下方に０．６
μｍ程度、上方に０．９μｍ程度の割合で形成される。
【００１５】また、該熱処理によってＮ＋埋め込み層２
６やＰ＋コレクタ埋め込み層２９が上下方向に拡散され
る。このとき、熱処理が酸化を行うために酸素を供給し
た処理であれば、供給した酸素の影響によってＮ＋埋め
込み層２６やＰ＋コレクタ埋め込み層２９の拡散が増速
拡散の影響を受ける。増速酸化の影響は第２のエピタキ
シャル層３１が露出した領域で発生し、酸素を通過しな
い耐酸化膜３３の下部では影響が出ない。その為、耐酸
化膜３３の下に位置するＰ＋コレクタ埋め込み層２９の
中央付近２９ａはそれ程拡散されず、周辺部分２９ｂは
大きく拡散されて、断面形状で中央が凹んだ形状に拡散
される。中央部２９ａと周辺部２９ｂとの拡散量の差は
約０．５μｍである。
６やＰ＋コレクタ埋め込み層２９が上下方向に拡散され
る。このとき、熱処理が酸化を行うために酸素を供給し
た処理であれば、供給した酸素の影響によってＮ＋埋め
込み層２６やＰ＋コレクタ埋め込み層２９の拡散が増速
拡散の影響を受ける。増速酸化の影響は第２のエピタキ
シャル層３１が露出した領域で発生し、酸素を通過しな
い耐酸化膜３３の下部では影響が出ない。その為、耐酸
化膜３３の下に位置するＰ＋コレクタ埋め込み層２９の
中央付近２９ａはそれ程拡散されず、周辺部分２９ｂは
大きく拡散されて、断面形状で中央が凹んだ形状に拡散
される。中央部２９ａと周辺部２９ｂとの拡散量の差は
約０．５μｍである。
【００１６】第５工程：図２（Ｂ）参照 耐酸化膜３３を除去し、残ったＬＯＣＯＳ酸化膜３４を
選択マスクとして全体に燐をイオン注入し、注入した不
純物を熱拡散することによりＮ−ウェル領域３５を形成
する。ＬＯＣＯＳ酸化膜３４をマスクにすることによっ
て、マスク数の低減を図ることが出来る。
選択マスクとして全体に燐をイオン注入し、注入した不
純物を熱拡散することによりＮ−ウェル領域３５を形成
する。ＬＯＣＯＳ酸化膜３４をマスクにすることによっ
て、マスク数の低減を図ることが出来る。
【００１７】第６工程：図３（Ａ）参照 ＬＯＣＯＳ酸化膜３４を除去する。耐酸化膜３３を形成
した部分は選択酸化の影響を受けていないので、ＬＯＣ
ＯＳ酸化膜３４を形成した部分のエピタキシャル層の膜
厚は減じられて薄い領域５１となり、形成しない部分の
エピタキシャル層の膜厚は形成前と同等の厚い領域５２
となる。よって、第２のエピタキシャル層３１の表面に
段差を設けることが出来る。この段差は、約０．６μ程
度である。
した部分は選択酸化の影響を受けていないので、ＬＯＣ
ＯＳ酸化膜３４を形成した部分のエピタキシャル層の膜
厚は減じられて薄い領域５１となり、形成しない部分の
エピタキシャル層の膜厚は形成前と同等の厚い領域５２
となる。よって、第２のエピタキシャル層３１の表面に
段差を設けることが出来る。この段差は、約０．６μ程
度である。
【００１８】そして、膜厚の薄い領域５１の第２のエピ
タキシャル層３１表面からボロンを選択拡散して、素子
分離用のＰ＋領域３６と、縦型ＰＮＰトランジスタのＰ
＋コレクタ導出領域３７を形成する。Ｐ＋領域３６はＰ
＋領域２８に達して素子分離を完成させ、Ｐ＋コレクタ
導出領域３７はコレクタ埋め込み層２９に達して縦型Ｐ
ＮＰトランジスタのベースとなるべき領域を区画する。
タキシャル層３１表面からボロンを選択拡散して、素子
分離用のＰ＋領域３６と、縦型ＰＮＰトランジスタのＰ
＋コレクタ導出領域３７を形成する。Ｐ＋領域３６はＰ
＋領域２８に達して素子分離を完成させ、Ｐ＋コレクタ
導出領域３７はコレクタ埋め込み層２９に達して縦型Ｐ
ＮＰトランジスタのベースとなるべき領域を区画する。
【００１９】Ｐ＋領域３６とコレクタ導出領域３７は、
共に膜厚の薄い領域５１からの拡散となる。従って、Ｐ
＋領域３６とコレクタ導出領域３７の拡散の先端部は、
ＬＯＣＯＳ酸化膜３４によって形成した段差の分だけ下
方に達することになる。
共に膜厚の薄い領域５１からの拡散となる。従って、Ｐ
＋領域３６とコレクタ導出領域３７の拡散の先端部は、
ＬＯＣＯＳ酸化膜３４によって形成した段差の分だけ下
方に達することになる。
【００２０】第７工程：図３（Ｂ）参照 第２のエピタキシャル層３１表面から各種拡散処理を行
って、ＮＰＮトランジスタのＰ型ベース領域３８、Ｎ＋
型エミッタ領域３９、Ｎ＋型コレクタコンタクト領域４
０、縦型ＰＮＰトランジスタのＰ＋エミッタ領域４１を
形成する。Ｐ＋エミッタ領域４１は、耐酸化膜３３によ
ってエピタキシャル層の膜厚が減じられていない厚い領
域５２領域からの拡散になる。その後、電極配線を配置
する。
って、ＮＰＮトランジスタのＰ型ベース領域３８、Ｎ＋
型エミッタ領域３９、Ｎ＋型コレクタコンタクト領域４
０、縦型ＰＮＰトランジスタのＰ＋エミッタ領域４１を
形成する。Ｐ＋エミッタ領域４１は、耐酸化膜３３によ
ってエピタキシャル層の膜厚が減じられていない厚い領
域５２領域からの拡散になる。その後、電極配線を配置
する。
【００２１】この様に、エピタキシャル層表面に段差を
設け。段差の上部からＰ＋エミッタ領域４１を形成する
ことで、Ｐ＋エミッタ領域４１とコレクタ埋め込み層２
９との間隔４２を拡大できる。加えて、耐酸化膜３３で
被覆した箇所のコレクタ埋め込み層２９は増速酸化され
ないので凹んでおり、凹みによって前記間隔４２を更に
拡大することが出来る。よって、縦型ＰＮＰトランジス
タのエミッタ・コレクタ間耐圧ＶＣＥＯを増大できる。
設け。段差の上部からＰ＋エミッタ領域４１を形成する
ことで、Ｐ＋エミッタ領域４１とコレクタ埋め込み層２
９との間隔４２を拡大できる。加えて、耐酸化膜３３で
被覆した箇所のコレクタ埋め込み層２９は増速酸化され
ないので凹んでおり、凹みによって前記間隔４２を更に
拡大することが出来る。よって、縦型ＰＮＰトランジス
タのエミッタ・コレクタ間耐圧ＶＣＥＯを増大できる。
【００２２】一方、Ｐ＋コレクタ導出領域３７は段差の
下から拡散するので、コレクタ導出領域３７とＰ＋埋め
込み層２９との重畳量を拡大できる。これによって、よ
り高不純物濃度の高い部分が重畳するので、コレクタ直
列抵抗Ｒｃを減じ、縦型ＰＮＰトランジスタの飽和電圧
Ｖｃｅ（ｓａｔ）を下げることが出来る。
下から拡散するので、コレクタ導出領域３７とＰ＋埋め
込み層２９との重畳量を拡大できる。これによって、よ
り高不純物濃度の高い部分が重畳するので、コレクタ直
列抵抗Ｒｃを減じ、縦型ＰＮＰトランジスタの飽和電圧
Ｖｃｅ（ｓａｔ）を下げることが出来る。
【００２３】図５を参照して、本願の縦型ＰＮＰトラン
ジスタはエミッタ・コレクタ間耐圧ＶＣＥＯを増大し飽
和電圧Ｖｃｅ（ｓａｔ）を下げることができるので、所
望の特性を得ることが出来るエピタキシャル層の膜厚の
範囲が符号５０の様に拡大する。従って、製造歩留まり
を向上することが出来る。
ジスタはエミッタ・コレクタ間耐圧ＶＣＥＯを増大し飽
和電圧Ｖｃｅ（ｓａｔ）を下げることができるので、所
望の特性を得ることが出来るエピタキシャル層の膜厚の
範囲が符号５０の様に拡大する。従って、製造歩留まり
を向上することが出来る。
【００２４】
【発明の効果】以上に説明したとおり、本発明によれ
ば、縦型ＰＮＰトランジスタのエミッタ・コレクタ間耐
圧ＶＣＥＯを増大し飽和電圧Ｖｃｅ（ｓａｔ）を下げる
ことができる利点を有する。これによって、エピタキシ
ャル層の膜厚の許容範囲が広がり、製造歩留まりを向上
できる利点を有する。
ば、縦型ＰＮＰトランジスタのエミッタ・コレクタ間耐
圧ＶＣＥＯを増大し飽和電圧Ｖｃｅ（ｓａｔ）を下げる
ことができる利点を有する。これによって、エピタキシ
ャル層の膜厚の許容範囲が広がり、製造歩留まりを向上
できる利点を有する。
【００２５】更に、耐酸化膜３３形成用の露光マスクを
１枚追加するものの、Ｎ−ウェル領域３５形成用の露光
マスクを廃止できるので、全体的にはマスク数の増大が
なく実施できるものである。
１枚追加するものの、Ｎ−ウェル領域３５形成用の露光
マスクを廃止できるので、全体的にはマスク数の増大が
なく実施できるものである。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】従来例を説明するための断面図である。
【図５】エピタキシャル層の膜厚と特性との相関関係を
示す図である。
示す図である。
２１ 半導体基板 ２５ 第１のエピタキシャル層 ２６ Ｎ＋埋め込み層 ２９ Ｐ＋コレクタ埋め込み層 ３１ 第２のエピタキシャル層 ３３ 耐酸化膜 ３４ ＬＯＣＯＳ酸化膜 ３７ Ｐ＋コレクタ導出領域 ４１ Ｐ＋エミッタ領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F003 AP06 BA13 BA25 BA97 BC08 BF03 BG03 BJ03 BP01 BP04 BP09 BP11 BP21 BP23 BP31 BP41 BP48 5F082 AA02 AA16 AA38 BA02 BA12 BA16 BA22 BA41 BA47 BA50 BC04 EA03 EA08 EA22 EA33 GA03
Claims (3)
- 【請求項１】 埋め込みコレクタとなる一導電型のコレ
クタ埋め込み層を形成し、その上に逆導電型のエピタキ
シャル層を形成する工程と、 前記コレクタ埋め込み層上方の前記エピタキシャル層の
表面に耐酸化膜を形成する工程と、 前記耐酸化膜で被覆されないエピタキシャル層表面を選
択酸化してＬＯＣＯＳ絶縁膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜を除去して前記エピタキシャル層
表面に段差を形成し、前記エピタキシャル層の膜厚が薄
い領域と厚い領域とを形成する工程と、 前記膜厚の薄い領域の表面から一導電型の不純物を拡散
して前記コレクタ埋め込み層に達するコレクタ導出領域
を形成する工程と、 前記膜厚の厚い領域の表面から一導電型の不純物を拡散
してエミッタ領域を形成する工程と、を具備することを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記ＬＯＣＯＳ酸化膜を形成した後、前
記ＬＯＣＯＳ酸化膜を選択マスクとして、逆導電型の不
純物を拡散して低濃度ウェル領域を形成する工程と、を
具備することを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 前記ＬＯＣＯＳ酸化膜の形成工程を酸素
雰囲気中の処理として、前記コレクタ埋め込み層の上方
拡散深さに段差を付けることを特徴とする請求項１記載
の半導体装置の製造方法。
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|---|---|---|---|---|
| JP2004356435A (ja) * | 2003-05-29 | 2004-12-16 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| KR100787287B1 (ko) | 2005-11-30 | 2007-12-20 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
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