JPH0246735A - バイポーラ形薄膜半導体装置 - Google Patents
バイポーラ形薄膜半導体装置Info
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- JPH0246735A JPH0246735A JP19817388A JP19817388A JPH0246735A JP H0246735 A JPH0246735 A JP H0246735A JP 19817388 A JP19817388 A JP 19817388A JP 19817388 A JP19817388 A JP 19817388A JP H0246735 A JPH0246735 A JP H0246735A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、半導体薄膜上に形成される横形のバイポーラ
トランジスタを有する半導体装置に関する。
トランジスタを有する半導体装置に関する。
Ｂ、従来の技術
第４図ないし第６図により、従来のバイポーラ形薄膜半
導体装置を説明する。第４図は特願昭６２−１４８０４
３号に開示されたバイポーラ形薄膜半導体装置の平面図
、第５図はその■−Ｖ線断面図、第６図はその等価回路
図である。
導体装置を説明する。第４図は特願昭６２−１４８０４
３号に開示されたバイポーラ形薄膜半導体装置の平面図
、第５図はその■−Ｖ線断面図、第６図はその等価回路
図である。
第４図および第５図において、絶縁性基板２１上に、半
導体薄膜としての多結晶シリコン層２２が所要の厚さに
堆積され、かつ所定の形状にパタニングされている。多
結晶シリコン層２２にはＮ＋形エミッタ領域２３が形成
されるとともに、このＮ＋形エミッタ領域２３を囲むよ
うにＰ形ベース領域２４ａおよびＰ０形ベース引出し領
域２４ｂが形成され、これらの領域２４ａおよび２４ｂ
を囲むようにＮ形コレクタ領域２５ａおよびＮ０形コレ
クタ引出し領域２５ｂが形成されている。また、Ｎ＋形
エミッタ領域２３、Ｐ形ベース引出し領域２４ｂ、およ
びＮ０形コレクタ引出し領域２５ｂはそれぞれ、多結晶
シリコン層２２上に堆積した層間絶縁膜２７に開孔した
コンタクトホールを介してエミッタ電極２６Ｅ、ベース
電極２６Ｂ、およびコレクタ電極２６Ｃに接続されてい
る。
導体薄膜としての多結晶シリコン層２２が所要の厚さに
堆積され、かつ所定の形状にパタニングされている。多
結晶シリコン層２２にはＮ＋形エミッタ領域２３が形成
されるとともに、このＮ＋形エミッタ領域２３を囲むよ
うにＰ形ベース領域２４ａおよびＰ０形ベース引出し領
域２４ｂが形成され、これらの領域２４ａおよび２４ｂ
を囲むようにＮ形コレクタ領域２５ａおよびＮ０形コレ
クタ引出し領域２５ｂが形成されている。また、Ｎ＋形
エミッタ領域２３、Ｐ形ベース引出し領域２４ｂ、およ
びＮ０形コレクタ引出し領域２５ｂはそれぞれ、多結晶
シリコン層２２上に堆積した層間絶縁膜２７に開孔した
コンタクトホールを介してエミッタ電極２６Ｅ、ベース
電極２６Ｂ、およびコレクタ電極２６Ｃに接続されてい
る。
ところで、Ｐ形ベース領域２４ａとＮ１形エミツタ領域
２３とは多結晶シリコン層２２上の同一マスクを用いた
不純物導入によって形成され、Ｐ形ベースｌ１２４ａの
ベース幅Ｗは、Ｐ形ベース領域２４ａを形成するＰ形不
純物とＮ０形エミツタ領域２３を形成するＮ形不純物と
の二重拡散による横方向拡散長の差によって規定される
。
２３とは多結晶シリコン層２２上の同一マスクを用いた
不純物導入によって形成され、Ｐ形ベースｌ１２４ａの
ベース幅Ｗは、Ｐ形ベース領域２４ａを形成するＰ形不
純物とＮ０形エミツタ領域２３を形成するＮ形不純物と
の二重拡散による横方向拡散長の差によって規定される
。
このため、極めて狭い（数千人）ベース幅Ｗが得られ、
多結晶シリコンのような小数キャリアの拡散長の短い材
料でも適度な電流増幅率ｈＦＥを持つバイポーラ形薄膜
トランジスタを作製できる。
多結晶シリコンのような小数キャリアの拡散長の短い材
料でも適度な電流増幅率ｈＦＥを持つバイポーラ形薄膜
トランジスタを作製できる。
なお、ベース電極２６ＢとＰ形ベース領域２４ａとは、
ベース幅Ｗより広い幅のＰ９形ベース引出し領域２４ｂ
を介してコンタクトされる。
ベース幅Ｗより広い幅のＰ９形ベース引出し領域２４ｂ
を介してコンタクトされる。
Ｃ０発明が解決しようとする課題
このような構成により、多結晶シリコン層２２には、Ｎ
ゝ形エミッタ領域２３、Ｐ形ベース領域２４ａ、および
Ｎ形コレクタ領域２５ａによるＮＰＮバイポーラトラン
ジスタが形成されると共に、第４図および第５図の破線
で示されるＸ部分において、すなわちベース電極２６Ｂ
近傍のＰ形ベース引き出し領域２４ｂとＮ＋形エミッタ
領域２３とのＰＮ接合によって、寄生エミッターベース
間ダイオードが形成される。
ゝ形エミッタ領域２３、Ｐ形ベース領域２４ａ、および
Ｎ形コレクタ領域２５ａによるＮＰＮバイポーラトラン
ジスタが形成されると共に、第４図および第５図の破線
で示されるＸ部分において、すなわちベース電極２６Ｂ
近傍のＰ形ベース引き出し領域２４ｂとＮ＋形エミッタ
領域２３とのＰＮ接合によって、寄生エミッターベース
間ダイオードが形成される。
このようなバイポーラ形薄膜半導体装置の等価回路を第
６図に示す。第６図において、符号２８が上述のように
構成されるＮＰＮバイポーラトランジスタであり、その
ベース端子Ｂとエミッタ端子Ｅとの間に上述した寄生Ｐ
Ｎダイオード２９が形成されている６ ′このため、トランジスタ動作時にこの寄生ダイオード
が順方向にバイアスされ、トランジスタ動作に寄与しな
い電流成分がエミッターベース間に流れてその電流成分
だけベース電流ＩＢが増加する。このため、コレクタ電
流ＩＣとベース電流Ｉｓとの比で定義される電流増幅率
ｈＦεが低下するという問題がある。
６図に示す。第６図において、符号２８が上述のように
構成されるＮＰＮバイポーラトランジスタであり、その
ベース端子Ｂとエミッタ端子Ｅとの間に上述した寄生Ｐ
Ｎダイオード２９が形成されている６ ′このため、トランジスタ動作時にこの寄生ダイオード
が順方向にバイアスされ、トランジスタ動作に寄与しな
い電流成分がエミッターベース間に流れてその電流成分
だけベース電流ＩＢが増加する。このため、コレクタ電
流ＩＣとベース電流Ｉｓとの比で定義される電流増幅率
ｈＦεが低下するという問題がある。
本発明は、このような従来の問題点に着目してなされた
もので、電流増幅率ｈＰＥの低下を防止してトランジス
タ特性を向上させたバイポーラ形薄膜半導体装置を提供
することにある。
もので、電流増幅率ｈＰＥの低下を防止してトランジス
タ特性を向上させたバイポーラ形薄膜半導体装置を提供
することにある。
０１課題を解決するための手段
本発明は、絶縁性基板上に積層された半導体薄膜に形成
された第１導電形のコレクタ領域と、前記半導体薄膜に
形成された第１導電形のエミッタ領域と、前記コレクタ
領域と前記エミッタ領域とに挟まれた所定のベース幅を
有する第２導電形のベース領域と、該ベース領域に接続
する第２導電形のベース引出し領域とを具備し、前記半
導体薄膜上に所定形状のマスク材を設け、該マスク材を
用いて、ベース領域を形成する第２導電形不純物とエミ
ッタ領域を形成する第１導電形不純物とを二重拡散し、
第１および第２の導電形不純物の横方向拡散長の差によ
ってベース幅が規定されるバイポーラ形薄膜半導体装置
に適用される。
された第１導電形のコレクタ領域と、前記半導体薄膜に
形成された第１導電形のエミッタ領域と、前記コレクタ
領域と前記エミッタ領域とに挟まれた所定のベース幅を
有する第２導電形のベース領域と、該ベース領域に接続
する第２導電形のベース引出し領域とを具備し、前記半
導体薄膜上に所定形状のマスク材を設け、該マスク材を
用いて、ベース領域を形成する第２導電形不純物とエミ
ッタ領域を形成する第１導電形不純物とを二重拡散し、
第１および第２の導電形不純物の横方向拡散長の差によ
ってベース幅が規定されるバイポーラ形薄膜半導体装置
に適用される。
そして、上述の問題点は、上記マスク直下のベース領域
に、エミッタ領域とベース引出し領域とをそれぞれ接続
させるとともに、マスク直下以外では、エミッタ領域と
ベース引出し領域とを互いに分離することにより解決さ
れる。
に、エミッタ領域とベース引出し領域とをそれぞれ接続
させるとともに、マスク直下以外では、エミッタ領域と
ベース引出し領域とを互いに分離することにより解決さ
れる。
８０作用
マスク直下のベース領域に、エミッタ領域とベース引出
し領域がそれぞれ接続され、マスク直下以外では、エミ
ッタ領域とベース引出し領域とが互いに分離されている
ので、エミッターベース間には寄生ダイオードが形成さ
れない。このため、トランジスタオン時のベース電流が
低減でき、電流増幅率ｈＰＥの低下が防止される。さら
に、寄生ダイオードによる容量も生じないから、トラン
ジスタの遮断周波数も向上する。
し領域がそれぞれ接続され、マスク直下以外では、エミ
ッタ領域とベース引出し領域とが互いに分離されている
ので、エミッターベース間には寄生ダイオードが形成さ
れない。このため、トランジスタオン時のベース電流が
低減でき、電流増幅率ｈＰＥの低下が防止される。さら
に、寄生ダイオードによる容量も生じないから、トラン
ジスタの遮断周波数も向上する。
Ｆ、実施例
第１図および第２図により本発明に係るバイポーラ形薄
膜半導体装置の一実施例を説明する。第１図は、バイポ
ーラ形薄膜半導体装置を示す平面図、第２図（ａ）、（
ｂ）、（ｃ）、（ｄ）は。
膜半導体装置の一実施例を説明する。第１図は、バイポ
ーラ形薄膜半導体装置を示す平面図、第２図（ａ）、（
ｂ）、（ｃ）、（ｄ）は。
それぞれ第１図のａ−ａ線断面図、ｂ−ｂ線断面図、Ｑ
−Ｑ断面図、ｄ−ｄ断面図である。
−Ｑ断面図、ｄ−ｄ断面図である。
第１図および第２図において、絶縁性基板１上に半導体
薄膜としての多結晶シリコン層２が所要の厚さに堆積さ
れ、かつ所定の形状にパターニングされている。そして
この多結晶シリコン層２の所定領域上にマスク材１０が
形成されている。このマスク材１０直下の多結晶シリコ
ン層２には、低濃度のＮ形コレクタ領域５ａとＰ形ベー
ス領域４ａとが接して形成されている。
薄膜としての多結晶シリコン層２が所要の厚さに堆積さ
れ、かつ所定の形状にパターニングされている。そして
この多結晶シリコン層２の所定領域上にマスク材１０が
形成されている。このマスク材１０直下の多結晶シリコ
ン層２には、低濃度のＮ形コレクタ領域５ａとＰ形ベー
ス領域４ａとが接して形成されている。
マスク材１０直下以外の多結晶シリコン層２には、Ｎ形
コレクタ領域５ａと接してＮ０形コレクタ引出し領域５
ｂが形成されるとともに、第１図および第２図（ａ）に
示されるように、Ｐ形ベース領域４ａと接してＮ０形エ
ミツタ領域３が形成されている。そしてこのＮ＋形エミ
ッタ領域３とＮ形コレクタ領域５ａとに挟まれたＰ形ベ
ース領域４ａは、極めて狭い（数千人）ベース幅Ｗとさ
れる。なおこのベース幅Ｗは、後の製造方法の説明にお
いて詳しく述べるが、マスク材１０をマスクとしてＰ形
ベース領域４ａを形成するＰ形不純物とＮ形コレクタ領
域５ａを形成するＮ形不純物とを二重拡散して多結晶シ
リコン層２に導入し、２種類の不純物の横方向拡散長の
差によって規定される。
コレクタ領域５ａと接してＮ０形コレクタ引出し領域５
ｂが形成されるとともに、第１図および第２図（ａ）に
示されるように、Ｐ形ベース領域４ａと接してＮ０形エ
ミツタ領域３が形成されている。そしてこのＮ＋形エミ
ッタ領域３とＮ形コレクタ領域５ａとに挟まれたＰ形ベ
ース領域４ａは、極めて狭い（数千人）ベース幅Ｗとさ
れる。なおこのベース幅Ｗは、後の製造方法の説明にお
いて詳しく述べるが、マスク材１０をマスクとしてＰ形
ベース領域４ａを形成するＰ形不純物とＮ形コレクタ領
域５ａを形成するＮ形不純物とを二重拡散して多結晶シ
リコン層２に導入し、２種類の不純物の横方向拡散長の
差によって規定される。
さらに、第１図および第２図（ｂ）に示されるように、
マスク材１０直下以外の多結晶シリコン層２には、Ｐ形
ベース領域４ａと接してＰ０形ベース引出し領域４ｂが
形成されている。そしてこのＰ０形ベース引出し領域４
ｂとＮ３形エミツタ領域３とは、第１図および第２図（
、）に示されるように、マスク材１０直下以外の領域に
おいては層間Ｍａ膜７によって分離される。また第１図
に示すようにマスク材１０直下においては、Ｐ形ベース
引出し領域４ｂとＮ１形エミツタ領域３がＰ形ベース領
域４ａにそのベース幅方向でラップするようにそれぞれ
接続される。すなわち、Ｐ形ベース引出し領域４ｂとＮ
“形エミッタ領域３とはベース領域４ａ内でのみ接続さ
れる。なお、べ〜大領域はマスク直下に形成する必要が
あるが、エミッタ領域とベース引出し領域はマスク直下
になくても、マスクの境界面でベース領域とベース引出
し領域およびエミッタ領域を接続させてもよい。
マスク材１０直下以外の多結晶シリコン層２には、Ｐ形
ベース領域４ａと接してＰ０形ベース引出し領域４ｂが
形成されている。そしてこのＰ０形ベース引出し領域４
ｂとＮ３形エミツタ領域３とは、第１図および第２図（
、）に示されるように、マスク材１０直下以外の領域に
おいては層間Ｍａ膜７によって分離される。また第１図
に示すようにマスク材１０直下においては、Ｐ形ベース
引出し領域４ｂとＮ１形エミツタ領域３がＰ形ベース領
域４ａにそのベース幅方向でラップするようにそれぞれ
接続される。すなわち、Ｐ形ベース引出し領域４ｂとＮ
“形エミッタ領域３とはベース領域４ａ内でのみ接続さ
れる。なお、べ〜大領域はマスク直下に形成する必要が
あるが、エミッタ領域とベース引出し領域はマスク直下
になくても、マスクの境界面でベース領域とベース引出
し領域およびエミッタ領域を接続させてもよい。
また、Ｎ３形エミツタ領域３、Ｐ０形べ〜ス引出し領域
４ｂ、およびＮ０形コレクタ引出し領域５ｂはそ九ぞれ
、多結晶シリコン層２上に堆積した眉間絶縁膜７に開孔
したコンタクトホールを介してエミッタ電極６Ｅ、ベー
ス電極６Ｂ、およびコレクタ電極６Ｃに接続されている
。
４ｂ、およびＮ０形コレクタ引出し領域５ｂはそ九ぞれ
、多結晶シリコン層２上に堆積した眉間絶縁膜７に開孔
したコンタクトホールを介してエミッタ電極６Ｅ、ベー
ス電極６Ｂ、およびコレクタ電極６Ｃに接続されている
。
次に、このように構成されるバイポーラ形薄膜半導体装
置の製造方法を説明する。第３図はその製造方法を示す
工程図であり、（ａｌ）〜（ａ４）はそれぞれ、各工程
における平面図およびこの平面図のａ−ａ線断面、ｂ−
ｂ線断面、ｄ−ｄ線断面の各断面図を示す。なお、これ
ら（ａ２）〜（ｇ ２）、 （ａ ３）〜（ｇ ３）、
（ａ ４）〜（ｇ４）の各断面図は第２図（ｂ）、（
ａ）、（ｄ）にそれぞれ対応する。
置の製造方法を説明する。第３図はその製造方法を示す
工程図であり、（ａｌ）〜（ａ４）はそれぞれ、各工程
における平面図およびこの平面図のａ−ａ線断面、ｂ−
ｂ線断面、ｄ−ｄ線断面の各断面図を示す。なお、これ
ら（ａ２）〜（ｇ ２）、 （ａ ３）〜（ｇ ３）、
（ａ ４）〜（ｇ４）の各断面図は第２図（ｂ）、（
ａ）、（ｄ）にそれぞれ対応する。
（ａ）：第３図（ａｌ）〜（ａ４）において。
絶縁性基板１−ヒに、半導体薄膜として多結晶シリコン
層２を所要の厚さに堆積し、例えばリンＰまたはヒ素Ａ
’ｓのＮ形不純物を所要量添加してアニール処理を行な
い、低濃度のＮ形不純物領域１１を形成する。次いで、
このＮ形不純物領域１１上にマスク材１０を形成して、
所定の形状にパターニングする。このマスク材１０は、
例えばシリコン酸化膜あるいはシリコン酸化膜上に多結
晶シリコン層が堆積されている二層膜などから構成され
ている。
層２を所要の厚さに堆積し、例えばリンＰまたはヒ素Ａ
’ｓのＮ形不純物を所要量添加してアニール処理を行な
い、低濃度のＮ形不純物領域１１を形成する。次いで、
このＮ形不純物領域１１上にマスク材１０を形成して、
所定の形状にパターニングする。このマスク材１０は、
例えばシリコン酸化膜あるいはシリコン酸化膜上に多結
晶シリコン層が堆積されている二層膜などから構成され
ている。
（ｂ）：第３図（ｂｌ）〜（ｂ４）に示すように、マス
ク材１０および所定の形状のレジスト（図示せず）をマ
スクとするイオン注入法により、例えばホウ素Ｂなどの
Ｐ形不純物を所要量添加してアニール処理を行ない、横
方向への熱拡散によってマスク材１ｏ直下にまで延びて
いるＰ形不純物領域１２を形成する。
ク材１０および所定の形状のレジスト（図示せず）をマ
スクとするイオン注入法により、例えばホウ素Ｂなどの
Ｐ形不純物を所要量添加してアニール処理を行ない、横
方向への熱拡散によってマスク材１ｏ直下にまで延びて
いるＰ形不純物領域１２を形成する。
（Ｃ）：第３図（ｃｌ）〜（ｃ４）に示すように、マス
ク材１ｏおよび所定の形状のレジスト（図示せず）を用
いて多結晶シリコン層２のエツチングを行ない、所定の
形状にパターニングする。
ク材１ｏおよび所定の形状のレジスト（図示せず）を用
いて多結晶シリコン層２のエツチングを行ない、所定の
形状にパターニングする。
このパターニングによって、コレクタ領域、コレクタ引
出し領域、ベース領域、ベース引出し領域、およびエミ
ッタ領域となるべき各領域１１ａ。
出し領域、ベース領域、ベース引出し領域、およびエミ
ッタ領域となるべき各領域１１ａ。
１１ｂ、１２ａ、１２ｂ、１２ｃのパターンを形成する
。このときマスク材１０直下においては、ベース引出し
領域となる領域１２ｂおよびエミッタ領域となる領域１
２ｃがそれぞれ、ベース領域となる領域１２ａに接続さ
れると同時に、マスク材１０直下以外においては、ベー
ス引出し領域となる領域１２ｂとエミッタ領域となる領
域１２ｃとが互いに分離される。
。このときマスク材１０直下においては、ベース引出し
領域となる領域１２ｂおよびエミッタ領域となる領域１
２ｃがそれぞれ、ベース領域となる領域１２ａに接続さ
れると同時に、マスク材１０直下以外においては、ベー
ス引出し領域となる領域１２ｂとエミッタ領域となる領
域１２ｃとが互いに分離される。
（ｄ）：第３図（ｄｌ）〜（ｄ４）に示すように、マス
ク材１０および所定の形状のレジスト（図示せず）をマ
スクとするイオン注入法により、例えばホウ素Ｂなどの
Ｐ形不純物を所要量添加して領域１２ｂにＰ＋形ベース
引出し領域４ｂを形成する。
ク材１０および所定の形状のレジスト（図示せず）をマ
スクとするイオン注入法により、例えばホウ素Ｂなどの
Ｐ形不純物を所要量添加して領域１２ｂにＰ＋形ベース
引出し領域４ｂを形成する。
（ｅ）：第３図（ｅｌ）〜（ｅ４）に示すように、マス
ク材１０および所定の形状のレジスト（図示せず）をマ
スクとするイオン注入法により、例えばリンＰまたはヒ
素ＡｓのＮ形不純物を所要量添加してアニール処理を行
ない、領域Ｉｌｂ、１２ｃにそれぞれＮ１形コレクタ引
出し領域５ｂおよびＮ４形エミツタ領域３を形成する。
ク材１０および所定の形状のレジスト（図示せず）をマ
スクとするイオン注入法により、例えばリンＰまたはヒ
素ＡｓのＮ形不純物を所要量添加してアニール処理を行
ない、領域Ｉｌｂ、１２ｃにそれぞれＮ１形コレクタ引
出し領域５ｂおよびＮ４形エミツタ領域３を形成する。
このとき、Ｎ形コレクタ領域５ｂとＮ１形エミツタ領域
３は横方向への熱拡散によってマスク材１０直下にまで
延び、この結果、領域１１ａ、１２ａにＮ形コレクタ領
域５ａおよびＰ形ベース領域４ａが形成される。
３は横方向への熱拡散によってマスク材１０直下にまで
延び、この結果、領域１１ａ、１２ａにＮ形コレクタ領
域５ａおよびＰ形ベース領域４ａが形成される。
ここで、Ｎ形コレクタ領域５ａとＮ′″形エミッタ領域
３とに挟まれたＰ形ベース領域４ａの幅Ｗは、マスク材
１０を用いてＰ形ベース領域４ａを形成するために導入
されるＰ形不純物の横方向拡散長と、Ｎ４形エミツタ領
域３を形成するために導入されるＮ形不純物の横方向拡
散長との差によって規定されるつしたがって、これらＰ
形およびＮ形不純物の拡散条件を制御することにより、
極めて狭い所望のベース幅Ｗを有するＰ形ベース領域４
ａを形成することができる。
３とに挟まれたＰ形ベース領域４ａの幅Ｗは、マスク材
１０を用いてＰ形ベース領域４ａを形成するために導入
されるＰ形不純物の横方向拡散長と、Ｎ４形エミツタ領
域３を形成するために導入されるＮ形不純物の横方向拡
散長との差によって規定されるつしたがって、これらＰ
形およびＮ形不純物の拡散条件を制御することにより、
極めて狭い所望のベース幅Ｗを有するＰ形ベース領域４
ａを形成することができる。
（ｆ）：第３図（ｆｌ）〜（ｆ４）に示すとおり、全面
に層間絶縁膜７を堆積させた後、Ｎ“形エミッタ領域３
、Ｐ″″形ベース引出し領域４ｂ、およびＮ１形コレク
タ引出し領域５ｂ上の所定の位置にそれぞれエミッタコ
ンタクトホール１３、ベースコンタクトホール１４、お
よびコレクタコンタクトホール１５を開孔する。
に層間絶縁膜７を堆積させた後、Ｎ“形エミッタ領域３
、Ｐ″″形ベース引出し領域４ｂ、およびＮ１形コレク
タ引出し領域５ｂ上の所定の位置にそれぞれエミッタコ
ンタクトホール１３、ベースコンタクトホール１４、お
よびコレクタコンタクトホール１５を開孔する。
（ｇ）：第３図（ｇｌ）〜（ｇ４）に示すとおり、全面
にアルミニウムＡＱを堆積させた後、所定の形状にパタ
ーニングして、それぞれＮ＋形エミッタ領域３、Ｐ４形
ベース引出し領域４ｂ、およびＮ０形コレクタ引出し領
域５ｂに接続されでいるエミッタ電極６Ｅ、ベース電極
６Ｂ、およびコレクタ電極６Ｃを形成する。
にアルミニウムＡＱを堆積させた後、所定の形状にパタ
ーニングして、それぞれＮ＋形エミッタ領域３、Ｐ４形
ベース引出し領域４ｂ、およびＮ０形コレクタ引出し領
域５ｂに接続されでいるエミッタ電極６Ｅ、ベース電極
６Ｂ、およびコレクタ電極６Ｃを形成する。
以上の製造プロセスにより、第１図および第２図に示し
たバイポーラ形薄膜半導体装置が形成される。
たバイポーラ形薄膜半導体装置が形成される。
なお、上記の製造方法において、第３図（ｃｌ）〜（ｃ
４）における多結晶シリコン層２のパターニング、第３
図（ｄｌ）〜（ｄ４）におけるＰ形不純物のイオン注入
、第３図（ｅｌ）〜（ｅ４）におけるＮ形不純物のイオ
ン注入は、その順番を任意に入れ替えてもよい。例えば
、第３図（ｄｌ）〜（ｄ４）におけるＰ形不純物のイオ
ン注入および第３図（ｅｌ）〜（ｅ４）におけるＮ形不
純物のイオン注入を行なった後に多結晶シリコン層２の
パターニングを行なってもよい。この場合、多結晶シリ
コン層２のパターニングの後に、マスク材１０をエツチ
ング除去してもよい。
４）における多結晶シリコン層２のパターニング、第３
図（ｄｌ）〜（ｄ４）におけるＰ形不純物のイオン注入
、第３図（ｅｌ）〜（ｅ４）におけるＮ形不純物のイオ
ン注入は、その順番を任意に入れ替えてもよい。例えば
、第３図（ｄｌ）〜（ｄ４）におけるＰ形不純物のイオ
ン注入および第３図（ｅｌ）〜（ｅ４）におけるＮ形不
純物のイオン注入を行なった後に多結晶シリコン層２の
パターニングを行なってもよい。この場合、多結晶シリ
コン層２のパターニングの後に、マスク材１０をエツチ
ング除去してもよい。
このように本実施例においては、上記特願昭６２−１４
８０４３号のバイポーラ形薄膜半導体装置と同様にして
、同一マスク材を用いた二重拡散法により極めて狭いベ
ース幅Ｗを有するＰ形ベース領域４ａを形成することが
できるため、電流増幅率ｈＦＥを大きくすることができ
、また低濃度のＮ形コレクタ領域５ａを設けているため
、耐圧を高くすることができる。
８０４３号のバイポーラ形薄膜半導体装置と同様にして
、同一マスク材を用いた二重拡散法により極めて狭いベ
ース幅Ｗを有するＰ形ベース領域４ａを形成することが
できるため、電流増幅率ｈＦＥを大きくすることができ
、また低濃度のＮ形コレクタ領域５ａを設けているため
、耐圧を高くすることができる。
また、マスク材１０直下以外では、ベース電極６Ｂと接
続されるＰ３形ベース引出し領域４ｂとＮ０形エミツタ
領域３とが互いに分離され、マスク材１０直下では、Ｎ
４形エミツタ領域３とＰ４形ベース引出し領域４ｂとが
Ｐ形ベース領域４ａを介しベース幅Ｗよりも短い接触長
で互いに接するため、エミッターベース間にはＰＮ接合
による寄生ダイオードが形成されない。従って、すべて
のベース電流ＩＢがトランジスタ動作に寄与するように
なり、寄生ダイオードの形成による電流増幅率ｈＦＥの
低下を防ぐことができる。
続されるＰ３形ベース引出し領域４ｂとＮ０形エミツタ
領域３とが互いに分離され、マスク材１０直下では、Ｎ
４形エミツタ領域３とＰ４形ベース引出し領域４ｂとが
Ｐ形ベース領域４ａを介しベース幅Ｗよりも短い接触長
で互いに接するため、エミッターベース間にはＰＮ接合
による寄生ダイオードが形成されない。従って、すべて
のベース電流ＩＢがトランジスタ動作に寄与するように
なり、寄生ダイオードの形成による電流増幅率ｈＦＥの
低下を防ぐことができる。
さらにまた、エミッターベース間に従来形成されていた
寄生ダイオードが形成されないので、この寄生ダイオー
ドの接合容量によるエミッターベース間の寄生容量がな
くなり、その結果、トランジスタの動作速度を速くする
ことができ、遮断周波数ｆ丁を高くすることもできる。
寄生ダイオードが形成されないので、この寄生ダイオー
ドの接合容量によるエミッターベース間の寄生容量がな
くなり、その結果、トランジスタの動作速度を速くする
ことができ、遮断周波数ｆ丁を高くすることもできる。
なお以上では、ＮＰＮトランジスタについて説明したが
、ＰＮＰトランジスタにも同様に本発明を適用できる。
、ＰＮＰトランジスタにも同様に本発明を適用できる。
さらに、本発明を逸脱しない限りバイポーラトランジス
タの各領域のレイアウトは実施例に限定されない。
タの各領域のレイアウトは実施例に限定されない。
Ｇ１発明の効果
以上の通り本発明によれば、二重拡散法により作製され
極めて狭いベース幅を持つバイポーラ形薄膜半導体装置
において、二重拡散に供するマスク直下のベース領域に
は、ベース電極と接続されるベース引出し領域およびエ
ミッタ領域が、ベース領域に対してそのベース幅方向で
ラップするように、あるいはマスク直下でラップせずに
マスクの境界面でベース領域とそれぞれ接続するように
し、マスク直下以外では、ベース引出し領域とエミッタ
領域を互いに分離したので、エミッターベース間に寄生
ダイオードが形成されず、電流増幅率ｈｐａの低下が防
止され、かつ寄生容量の発生を回避して遮断周波数ｆＴ
が向上する。
極めて狭いベース幅を持つバイポーラ形薄膜半導体装置
において、二重拡散に供するマスク直下のベース領域に
は、ベース電極と接続されるベース引出し領域およびエ
ミッタ領域が、ベース領域に対してそのベース幅方向で
ラップするように、あるいはマスク直下でラップせずに
マスクの境界面でベース領域とそれぞれ接続するように
し、マスク直下以外では、ベース引出し領域とエミッタ
領域を互いに分離したので、エミッターベース間に寄生
ダイオードが形成されず、電流増幅率ｈｐａの低下が防
止され、かつ寄生容量の発生を回避して遮断周波数ｆＴ
が向上する。
第１図は本発明の一実施例によるバイポーラ形薄膜半導
体装置を示す平面図、第２図（ａ）〜（ｄ）はそれぞれ
第１図のａ−ａ、 ｂ−ｂ、 ｃ −ｃ、ｄ−ｄ線に沿
う断面図、第３図は本発明の一実施例によるバイポーラ
形薄膜半導体装置の製造方法を示すそれぞれ工程図、第
４図は従来のバイポーラ形薄膜半導体装置を示す平面図
、第５図は第４図の■−Ｖ線断面図、第６図は従来のバ
イポーラ形薄膜半導体装置を示す等価回路図である。 １：絶縁性基板 ２：多結晶シリコン層３：Ｎゝ形
エミッタ領域 ４ａ：Ｐ形ベース領域 ４ｂ：Ｐ形ベース引出し領域 ５ａ：Ｎ形コレクタ引出 ５ｂ：Ｎ”形コレクタ引出し領域 ６Ｅ：エミッタ電極 ６Ｂ二ベース電極６Ｃ：コレクタ
電極 ７：層間絶縁膜１０：マスク材 特許出願人 日産自動車株式会社 代理人弁理士 永 井 冬 紀 弔 図 （ｅｌ） ａ２ α３ α４ 弔 図 （ｅ２） （ｅ３） （ｅ４）
体装置を示す平面図、第２図（ａ）〜（ｄ）はそれぞれ
第１図のａ−ａ、 ｂ−ｂ、 ｃ −ｃ、ｄ−ｄ線に沿
う断面図、第３図は本発明の一実施例によるバイポーラ
形薄膜半導体装置の製造方法を示すそれぞれ工程図、第
４図は従来のバイポーラ形薄膜半導体装置を示す平面図
、第５図は第４図の■−Ｖ線断面図、第６図は従来のバ
イポーラ形薄膜半導体装置を示す等価回路図である。 １：絶縁性基板 ２：多結晶シリコン層３：Ｎゝ形
エミッタ領域 ４ａ：Ｐ形ベース領域 ４ｂ：Ｐ形ベース引出し領域 ５ａ：Ｎ形コレクタ引出 ５ｂ：Ｎ”形コレクタ引出し領域 ６Ｅ：エミッタ電極 ６Ｂ二ベース電極６Ｃ：コレクタ
電極 ７：層間絶縁膜１０：マスク材 特許出願人 日産自動車株式会社 代理人弁理士 永 井 冬 紀 弔 図 （ｅｌ） ａ２ α３ α４ 弔 図 （ｅ２） （ｅ３） （ｅ４）
Claims (1)
- 【特許請求の範囲】 絶縁性基板上に積層された半導体薄膜に形成された第１
導電形のコレクタ領域と、 前記半導体薄膜に形成された第１導電形のエミッタ領域
と、 前記コレクタ領域と前記エミッタ領域とに挟まれた所定
のベース幅を有する第２導電形のベース領域と、 前記ベース領域に接続する第２導電形のベース引出し領
域とを具備し、前記半導体薄膜上に所定形状のマスク材
を設け、該マスク材を用いて前記ベース領域を形成する
第２導電形不純物と前記エミッタ領域を形成する第１導
電形不純物とを二重拡散し、該第１および第２導電形不
純物の横方向拡散長の差によって前記ベース幅が規定さ
れるバイポーラ形薄膜半導体装置において、 前記マスク直下の前記ベース領域に、前記エミッタ領域
および前記ベース引出し領域がそれぞれ接続されるとと
もに、前記マスク直下以外では、前記エミッタ領域と前
記ベース引出し領域とが互いに分離されていることを特
徴とするバイポーラ形薄膜半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19817388A JP2504529B2 (ja) | 1988-08-09 | 1988-08-09 | バイポ―ラ形薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19817388A JP2504529B2 (ja) | 1988-08-09 | 1988-08-09 | バイポ―ラ形薄膜半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0246735A true JPH0246735A (ja) | 1990-02-16 |
| JP2504529B2 JP2504529B2 (ja) | 1996-06-05 |
Family
ID=16386687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19817388A Expired - Fee Related JP2504529B2 (ja) | 1988-08-09 | 1988-08-09 | バイポ―ラ形薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504529B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357157A (en) * | 1990-11-05 | 1994-10-18 | Nissan Motor Co., Ltd. | Power MOSFET circuit including short circuiting means for detecting the potential of the source terminal |
| US6174779B1 (en) | 1998-03-13 | 2001-01-16 | Kabushiki Kaisha Toshiba | Method for manufacturing a lateral bipolar transistor |
-
1988
- 1988-08-09 JP JP19817388A patent/JP2504529B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357157A (en) * | 1990-11-05 | 1994-10-18 | Nissan Motor Co., Ltd. | Power MOSFET circuit including short circuiting means for detecting the potential of the source terminal |
| US6174779B1 (en) | 1998-03-13 | 2001-01-16 | Kabushiki Kaisha Toshiba | Method for manufacturing a lateral bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2504529B2 (ja) | 1996-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |