JPH0123949B2 - - Google Patents
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- JPH0123949B2 JPH0123949B2 JP54075715A JP7571579A JPH0123949B2 JP H0123949 B2 JPH0123949 B2 JP H0123949B2 JP 54075715 A JP54075715 A JP 54075715A JP 7571579 A JP7571579 A JP 7571579A JP H0123949 B2 JPH0123949 B2 JP H0123949B2
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Description
【発明の詳細な説明】
(1) 発明の利用分野
本発明は、半導体装置の構造に関するものであ
る。本発明の装置構造は従来構造と比較して、よ
り微細となり、また高速動作を行なうのにより適
したものである。
る。本発明の装置構造は従来構造と比較して、よ
り微細となり、また高速動作を行なうのにより適
したものである。
(2) 従来技術
第1図に断面構造を示した半導体装置は、半導
体集積回路(IC、LSI)に用いられている従来の
バイポーラ・トランジスタである。
体集積回路(IC、LSI)に用いられている従来の
バイポーラ・トランジスタである。
従来のトランジスタの構造は、npnトランジス
タを例にとれば、p型Si基板11上に設けられた
n型Siエピタキシヤル層13内にp型ベース領域
14を形成し、さらにベース領域14内にn型エ
ミツタ領域15を形成することによつて得られ
る。なお、図中で、12および12′はn+型埋込
層およびコレクタ電極取り出し用n+型拡散領域
であり、16は隣接素子との分離用p型領域であ
る。この様に従来の素子構造では、トランジスタ
の活性領域、非活性領域が全てpn接合によつて
分離されているため、主に次の様な欠点がある。
タを例にとれば、p型Si基板11上に設けられた
n型Siエピタキシヤル層13内にp型ベース領域
14を形成し、さらにベース領域14内にn型エ
ミツタ領域15を形成することによつて得られ
る。なお、図中で、12および12′はn+型埋込
層およびコレクタ電極取り出し用n+型拡散領域
であり、16は隣接素子との分離用p型領域であ
る。この様に従来の素子構造では、トランジスタ
の活性領域、非活性領域が全てpn接合によつて
分離されているため、主に次の様な欠点がある。
ベース領域中の非活性領域とコレクタ領域と
の容量が大きいため、消費電力が大きく、高速
動作に不向きである。
の容量が大きいため、消費電力が大きく、高速
動作に不向きである。
ベース領域14、エミツタ領域15、n+型
拡散領域12′、分離領域16が、独立した光
学的エツチング工程によつて形成されるため、
互のホトマスクの合わせ精度による余裕を考え
て設計しなければならない。そのため、素子面
積が大きくなる。
拡散領域12′、分離領域16が、独立した光
学的エツチング工程によつて形成されるため、
互のホトマスクの合わせ精度による余裕を考え
て設計しなければならない。そのため、素子面
積が大きくなる。
上記、において、特にの容量の問題は重
要である。
要である。
すなわち、集積回路デバイスの性能を表わす際
の基本的な目安である速度と消費電力とは、使用
するトランジスタの電流値と、この電流で充放電
する必要がある寄生素子をも含めた素子の静電容
量とにより決定される。所定の電流値に対して、
トランジスタを動作させるのに必要な電力の値
は、この容量値に比例するので、容量値が小さけ
れば小さいほどよい。また所定の内部抵抗に対し
て、トランジスタのRC時定数はこの容量に比例
するので、トランジスタの動作速度を高めるに
は、容量値の低減を図らねばならない。
の基本的な目安である速度と消費電力とは、使用
するトランジスタの電流値と、この電流で充放電
する必要がある寄生素子をも含めた素子の静電容
量とにより決定される。所定の電流値に対して、
トランジスタを動作させるのに必要な電力の値
は、この容量値に比例するので、容量値が小さけ
れば小さいほどよい。また所定の内部抵抗に対し
て、トランジスタのRC時定数はこの容量に比例
するので、トランジスタの動作速度を高めるに
は、容量値の低減を図らねばならない。
(3) 発明の目的
本発明は、従来の半導体装置の上述の欠点を改
善し、消費電力が小さく、高速で、素子面積の小
さなバイポーラトランジスタ等の半導体装置を提
供することにある。
善し、消費電力が小さく、高速で、素子面積の小
さなバイポーラトランジスタ等の半導体装置を提
供することにある。
又、本発明の他の目的は、半導体装置の活性領
域外を酸化膜で分離して寄生容量を減少させ、さ
らに耐圧の高い半導体装置を提供することにあ
る。
域外を酸化膜で分離して寄生容量を減少させ、さ
らに耐圧の高い半導体装置を提供することにあ
る。
(4) 実施例
以下、本発明を実施例を参照して詳細に説明す
る。
る。
実施例 1
第2図に、本発明の半導体装置の第1の実施例
の断面構造を示す。
の断面構造を示す。
第1の実施例で示す本発明のバイポーラ型トラ
ンジスタは、多結晶シリコン層28を用いること
により、非活性ベース領域を絶縁膜27上に形成
し、上記の従来装置の欠点を無くし、またベー
ス・エミツタ領域を自己整合法により形成し、上
記の従来装置の欠点を無くしている。本発明に
よる素子は、トランジスタの活性領域を凸型にす
ることによつて高速化、微細化を可能にしてい
る。なお、図の構造をnpnトランジスタとすれば
21,22,22′,23,26はそれぞれp型
Si基板、n+型埋込層、n+型高濃度領域、n型エ
ピタキシヤル層(以上22,22′,23でコレ
クタ領域)、p型分離領域であり、24,25,
27,28,29,20は、それぞれp型ベース
領域、n型エミツタ領域、酸化膜(SiO2膜等)、
多結晶Siによるp型外部ベース領域、層間絶縁膜
(SiO2膜等)、電極である。
ンジスタは、多結晶シリコン層28を用いること
により、非活性ベース領域を絶縁膜27上に形成
し、上記の従来装置の欠点を無くし、またベー
ス・エミツタ領域を自己整合法により形成し、上
記の従来装置の欠点を無くしている。本発明に
よる素子は、トランジスタの活性領域を凸型にす
ることによつて高速化、微細化を可能にしてい
る。なお、図の構造をnpnトランジスタとすれば
21,22,22′,23,26はそれぞれp型
Si基板、n+型埋込層、n+型高濃度領域、n型エ
ピタキシヤル層(以上22,22′,23でコレ
クタ領域)、p型分離領域であり、24,25,
27,28,29,20は、それぞれp型ベース
領域、n型エミツタ領域、酸化膜(SiO2膜等)、
多結晶Siによるp型外部ベース領域、層間絶縁膜
(SiO2膜等)、電極である。
第3図は、本実施例による半導体装置の製造工
程を示したもので、第2図の断面構造になる以前
を示してある。以下製造過程を図番にしたがつて
説明する。第3図a:p型Si基板31上にn+型埋
込層拡散32を行いn型Siエピタキシヤル層33
を成長し、p型分離領域36を形成し、全面にシ
リコン酸化膜以外の絶縁膜、たとえばシリコンち
つ化膜(Si2N4)を堆積し、エツチングしてトラ
ンジスタの活性部分のみシリコンちつ化膜301
を残す。さらに301をマスクとしてシリコンエ
ピタキシヤル層をエツチングして、活性部分が凸
型となる様にする。このとき、エツチングによ
り、マスク301の端部より内側にシリコン層が
入り込む様にする。その後、熱酸化により、酸化
膜37を形成し、さらに金属等302を蒸着す
る。このとき、マスク301の下部に形成されて
いた酸化膜には金属302に覆われない様にす
る。
程を示したもので、第2図の断面構造になる以前
を示してある。以下製造過程を図番にしたがつて
説明する。第3図a:p型Si基板31上にn+型埋
込層拡散32を行いn型Siエピタキシヤル層33
を成長し、p型分離領域36を形成し、全面にシ
リコン酸化膜以外の絶縁膜、たとえばシリコンち
つ化膜(Si2N4)を堆積し、エツチングしてトラ
ンジスタの活性部分のみシリコンちつ化膜301
を残す。さらに301をマスクとしてシリコンエ
ピタキシヤル層をエツチングして、活性部分が凸
型となる様にする。このとき、エツチングによ
り、マスク301の端部より内側にシリコン層が
入り込む様にする。その後、熱酸化により、酸化
膜37を形成し、さらに金属等302を蒸着す
る。このとき、マスク301の下部に形成されて
いた酸化膜には金属302に覆われない様にす
る。
第3図b:エツチングによりマスク301の下
部で302に覆われていない部分の酸化膜を除去
し、さらにマスク301を除去し全面に多結晶シ
リコン層を形成し、p型不純物を拡散し、パター
ンニングして外部ベース領域38をつくる。この
時点で、エピタキシヤル層の凸部の側面のみが多
結晶シリコン層と接している。なお、全面に多結
晶を堆積するかわりに、選択エピタキシヤル法に
よりシリコン層38を形成することも可能であ
り、この場合にはシリコン層のパターンニングが
不必要となる。次に層間絶縁膜としてSiO2膜3
9を堆積する。
部で302に覆われていない部分の酸化膜を除去
し、さらにマスク301を除去し全面に多結晶シ
リコン層を形成し、p型不純物を拡散し、パター
ンニングして外部ベース領域38をつくる。この
時点で、エピタキシヤル層の凸部の側面のみが多
結晶シリコン層と接している。なお、全面に多結
晶を堆積するかわりに、選択エピタキシヤル法に
よりシリコン層38を形成することも可能であ
り、この場合にはシリコン層のパターンニングが
不必要となる。次に層間絶縁膜としてSiO2膜3
9を堆積する。
第3図c:活性領域上のちつ化膜301、多結
晶シリコン38、酸化膜39をリフトオフ法によ
り除去し、p型不純物を拡散して内部ベース領域
34を形成する。次に熱酸化を行い、外部ベース
領域34′を酸化する。
晶シリコン38、酸化膜39をリフトオフ法によ
り除去し、p型不純物を拡散して内部ベース領域
34を形成する。次に熱酸化を行い、外部ベース
領域34′を酸化する。
第3図d:n型エミツタ領域35を形成する。
その後コレクタ領域、ベース領域のコンタクト穴
を開け、電極を蒸着することにより、第2図に示
した素子が形成できる。
その後コレクタ領域、ベース領域のコンタクト穴
を開け、電極を蒸着することにより、第2図に示
した素子が形成できる。
実施例 2
第4図は、本発明による装置構造を、集積注入
論理回路(IIL回路)に応用した実施例である。
図に示した様にIIL回路は、第2図で、エピタキ
シヤル層23をエミツタ、25をコレクタとすれ
ば容易に構成できる。
論理回路(IIL回路)に応用した実施例である。
図に示した様にIIL回路は、第2図で、エピタキ
シヤル層23をエミツタ、25をコレクタとすれ
ば容易に構成できる。
なお、図中で41はp型Si基板、42はn型埋
込層、43はn型エピタキシヤル層、44はp型
領域、45はn型領域、47は酸化膜、48は多
結晶シリコン層(p型)、49は層間絶縁膜、4
0は電極、Iはインジエクタ端子、Bはベース端
子、C1,C2はコレクタ端子である。
込層、43はn型エピタキシヤル層、44はp型
領域、45はn型領域、47は酸化膜、48は多
結晶シリコン層(p型)、49は層間絶縁膜、4
0は電極、Iはインジエクタ端子、Bはベース端
子、C1,C2はコレクタ端子である。
実施例 3
第5図は、本発明による装置構造を実現するた
めの、他の製造方法を示したものである。以下製
造方法を示す。
めの、他の製造方法を示したものである。以下製
造方法を示す。
第5図a:p型Si基板51上にn+型埋込層52
を設け、n型Siエピタキシヤル層53を成長し、
またp型分離領域56を形成する。エピタキシヤ
ル層上に、シリコン酸化層501、シリコンちつ
化膜502、低抵抗多結晶シリコン層(p型でも
n型でも可であるが、ここでは高濃度のリン原子
が含まれているものとする)503、高濃度ガラ
ス層(ここではリンガラスとする)504を堆積
し、ホト・エツチングにより図の様にパターンニ
ングし、さらにこの多層膜をマスクとしてシリコ
ンエピタキシヤル層を凸型にエツチングする。次
に高温で熱酸化することによつて酸化膜506を
形成し、さらに上面より高真空中で金属物質等を
蒸着することにより505を形成する。このとき
505は、多層膜のオーバーハング部には蒸着さ
れない。
を設け、n型Siエピタキシヤル層53を成長し、
またp型分離領域56を形成する。エピタキシヤ
ル層上に、シリコン酸化層501、シリコンちつ
化膜502、低抵抗多結晶シリコン層(p型でも
n型でも可であるが、ここでは高濃度のリン原子
が含まれているものとする)503、高濃度ガラ
ス層(ここではリンガラスとする)504を堆積
し、ホト・エツチングにより図の様にパターンニ
ングし、さらにこの多層膜をマスクとしてシリコ
ンエピタキシヤル層を凸型にエツチングする。次
に高温で熱酸化することによつて酸化膜506を
形成し、さらに上面より高真空中で金属物質等を
蒸着することにより505を形成する。このとき
505は、多層膜のオーバーハング部には蒸着さ
れない。
第5図b:金属物質505をマスクとしてエツ
チングを行い、凸型の端部の酸化膜と除去する。
その後505を除去し、全面に、高抵抗の多結晶
シリコン507を堆積し、高温で処理すると、多
結晶膜507の中で多層膜中の503,504か
ら拡散された領域508(主に凸部の上面と端
部)のみが低抵抗となる。次にエツチング液(た
とえば、弗酸、硝酸、氷酢酸の混液)により50
8のみを除去する。
チングを行い、凸型の端部の酸化膜と除去する。
その後505を除去し、全面に、高抵抗の多結晶
シリコン507を堆積し、高温で処理すると、多
結晶膜507の中で多層膜中の503,504か
ら拡散された領域508(主に凸部の上面と端
部)のみが低抵抗となる。次にエツチング液(た
とえば、弗酸、硝酸、氷酢酸の混液)により50
8のみを除去する。
第5図c:シリコンちつ化膜502の端部をエ
ツチング(サイド・エツチ)する。次に多結晶シ
リコン507にp型不純物を拡散するとともに、
ベース電極引出し領域509を形成し、その後層
間絶縁膜510を形成する。
ツチング(サイド・エツチ)する。次に多結晶シ
リコン507にp型不純物を拡散するとともに、
ベース電極引出し領域509を形成し、その後層
間絶縁膜510を形成する。
第5図d:510をマスクとし、高濃度ガラス
層504、低抵抗多結晶層503を除去し、さら
に熱酸化して層間絶縁膜510を厚く形成する。
全面にp型不純物をイオン打込みし、ベース領域
511を形成する。
層504、低抵抗多結晶層503を除去し、さら
に熱酸化して層間絶縁膜510を厚く形成する。
全面にp型不純物をイオン打込みし、ベース領域
511を形成する。
第5図e:シリコンちつ化膜502を除去し、
n型不純物をイオン打込みして、エミツタ領域5
12を形成する。
n型不純物をイオン打込みして、エミツタ領域5
12を形成する。
第5図f:酸化膜501を除去し、さらに酸化
膜506,510の一部を除去して、電極51
3,514,515を形成する。513をエミツ
タ、514をベース、515をコレクタとすれ
ば、本発明による装置構造が形成できる。
膜506,510の一部を除去して、電極51
3,514,515を形成する。513をエミツ
タ、514をベース、515をコレクタとすれ
ば、本発明による装置構造が形成できる。
以上に述べた実施例1、2、3の特徴は以下の
とおりである。
とおりである。
シリコンエピタキシヤル層で凸型にエツチン
グした個所をつくることにより、外部ベース領
域を酸化膜上に形成し、高速化を計つている。
グした個所をつくることにより、外部ベース領
域を酸化膜上に形成し、高速化を計つている。
内部ベースとエミツタを自己整合法により製
作する。
作する。
第3図cの34′部の熱酸化膜を厚くするこ
とにより、ベース・エミツタ耐圧を上げる。な
お、本発明の素子で、導電型をp、n逆にして
も動作は同じである。また、素子間分離領域
(第3図aの36など)を酸化膜で行つてもよ
い。
とにより、ベース・エミツタ耐圧を上げる。な
お、本発明の素子で、導電型をp、n逆にして
も動作は同じである。また、素子間分離領域
(第3図aの36など)を酸化膜で行つてもよ
い。
以上、述べてきた如く、本発明は従来と異なつ
た構造で高速動作、高集積度、低価格のトランジ
スタおよび集積回路の実現を容易ならしめ、かつ
各種トランジスタ実現のための基本技術を提供し
得るため、そのメリツトは大きい。
た構造で高速動作、高集積度、低価格のトランジ
スタおよび集積回路の実現を容易ならしめ、かつ
各種トランジスタ実現のための基本技術を提供し
得るため、そのメリツトは大きい。
以上の各実施例1〜12においては、主に半導体
としてSiを用いた例を示したが、GaAs等の他の
半導体を用いても本発明の装置を実現できる。
又、各実施例でのp型、n型の導電型を逆に用い
ることができることは勿論である。
としてSiを用いた例を示したが、GaAs等の他の
半導体を用いても本発明の装置を実現できる。
又、各実施例でのp型、n型の導電型を逆に用い
ることができることは勿論である。
第1図は従来の半導体装置の1例としてバイポ
ーラトランジスタの構造を示す断面図、第2図は
本発明の半導体装置の1実施例であるバイポーラ
トランジスタの構造を示す断面図、第3図は第2
図のトランジスタの製造工程を示す断面図、第4
図は本発明の半導体装置の1実施例であるIILの
構造を示す断面図、第5図は第2図のトランジス
タの他の製造工程を示す断面図である。 21…p型Si基板、22…n型埋込層、23…
n型Siエピタキシアル層(コレクタ領域)、24
…p型ベース領域、25…n型エミツタ領域、2
6…p型分離領域、27…絶縁膜(SiO2等)、2
8…多結晶Si(外部ベース領域)、29…絶縁膜
(SiO2等)。
ーラトランジスタの構造を示す断面図、第2図は
本発明の半導体装置の1実施例であるバイポーラ
トランジスタの構造を示す断面図、第3図は第2
図のトランジスタの製造工程を示す断面図、第4
図は本発明の半導体装置の1実施例であるIILの
構造を示す断面図、第5図は第2図のトランジス
タの他の製造工程を示す断面図である。 21…p型Si基板、22…n型埋込層、23…
n型Siエピタキシアル層(コレクタ領域)、24
…p型ベース領域、25…n型エミツタ領域、2
6…p型分離領域、27…絶縁膜(SiO2等)、2
8…多結晶Si(外部ベース領域)、29…絶縁膜
(SiO2等)。
Claims (1)
- 【特許請求の範囲】 1 半導体基体表面領域の所定部分をエツチング
して形成された、少なくとも一つの凸部および実
質的に平坦な底部を有する低部と、該低部の実質
的に平坦な底部に沿つて延伸し、開口部を介して
上記凸部を露出する絶縁膜と、上記凸部内に形成
された第1導電形領域と、該第1導電形領域の有
する二つの主面にそれぞれ隣接して形成された上
記第1導電形とは逆の導電形を有する第1および
第2の第2導電形領域と、上記第1導電形領域の
露出された表面と接し、上記絶縁膜の表面上を延
伸する上記第1導電形を有する低抵抗の多結晶半
導体膜を、少なくとも有することを特徴とする半
導体装置。 2 上記第1導電形領域はバイポーラトランジス
タのベース領域であり、上記第1および第2の第
2導電形領域は、それぞれバイポーラトランジス
タのエミツタ領域およびコレクタ領域である特許
請求の範囲第1項記載の半導体装置。 3 上記絶縁膜の上面の位置は上記凸部の上面の
位置より低い特許請求の範囲第1項乃至第2項記
載の半導体装置。 4 上記エミツタ領域は、上記ベース領域の上面
に接して形成されており、上記凸部の互いに対向
する二つの側部から上記エミツタ領域の端部まで
の距離は実質的に等しい特許請求の範囲第2項乃
至第3項記載の半導体装置。 5 上記多結晶半導体膜と上記第1導電形領域が
接している部分の幅は実質的に等しい特許請求の
範囲第1項乃至第4項記載の半導体装置。 6 上記実質的に平坦な底部上の上記絶縁膜は、
上記実質的に平坦な底部表面の酸化物からなる特
許請求の範囲第1項乃至第5項記載の半導体装
置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7571579A JPS561556A (en) | 1979-06-18 | 1979-06-18 | Semiconductor device |
DE3051130A DE3051130C2 (de) | 1979-06-18 | 1980-06-16 | Verfahren zur Herstellung eines Bipolartransistors |
DE19803022565 DE3022565A1 (de) | 1979-06-18 | 1980-06-16 | Halbleiteranordnung |
US07/056,127 US4933737A (en) | 1979-06-18 | 1987-06-01 | Polysilon contacts to IC mesas |
US07/501,964 US5019523A (en) | 1979-06-18 | 1990-03-30 | Process for making polysilicon contacts to IC mesas |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7571579A JPS561556A (en) | 1979-06-18 | 1979-06-18 | Semiconductor device |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61167923A Division JPS6211271A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置 |
JP30841386A Division JPS62162359A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS561556A JPS561556A (en) | 1981-01-09 |
JPH0123949B2 true JPH0123949B2 (ja) | 1989-05-09 |
Family
ID=13584214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7571579A Granted JPS561556A (en) | 1979-06-18 | 1979-06-18 | Semiconductor device |
Country Status (3)
Country | Link |
---|---|
US (2) | US4933737A (ja) |
JP (1) | JPS561556A (ja) |
DE (1) | DE3022565A1 (ja) |
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-
1979
- 1979-06-18 JP JP7571579A patent/JPS561556A/ja active Granted
-
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-
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1990
- 1990-03-30 US US07/501,964 patent/US5019523A/en not_active Expired - Fee Related
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---|---|---|---|---|
JPS5244579A (en) * | 1975-10-06 | 1977-04-07 | Matsushita Electric Ind Co Ltd | Process for production of mos type semiconductor device |
JPS53126279A (en) * | 1977-04-11 | 1978-11-04 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and production of the same |
JPS5469079A (en) * | 1977-11-14 | 1979-06-02 | Toshiba Corp | Manufacture of semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
DE3022565A1 (de) | 1981-01-08 |
US4933737A (en) | 1990-06-12 |
US5019523A (en) | 1991-05-28 |
JPS561556A (en) | 1981-01-09 |
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