JPS62162359A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 より微細となり、また高速動作を行なうのによす適した
ものである。

〔従来の技術〕

第１図に断面構造を示した半導体装置は、半導体集積回
路（ＩＣ，ＬＳＩ）に用いられている従来のバイポーラ
・トランジスタである。

従来のトランジスタの構造は、ｎｐｎトランジスタを例
にとれば、ｐ型Ｓｉ基板１１上に設けられたｎ型Ｓｉエ
ピタキシャル存１３内にｐ型ベース領域１４を形成し、
さらにベース領域１４内にｎ型エミッタ領域１５を形成
することによって得られる。なお、図中で、Ｉ２および
１２′はｎ＋型埋込み層およびコレクタ電極取り出しｎ
＋型拡散領域であり、１６は隣接素子との分離用ｐ型領
域である。

〔発明が解決しようとする問題点〕

この様に従来の素子構造では、トランジスタの活性領域
、非活性領域を全てｐｎ接合によって分ｌａされている
ため、主に次の様な欠点がある。

■　ベース領域中の非活性領域とコレクタ領域との容量
が大きいため、消費電力が大きく、高速動作に不向きで
ある。

■　ベース領域１４．エミッタ領域１５．ｎ生型拡散領
域１２′９分離領域１６が、独立した光学的エツチング
工程によって形成されるため、互のホトマスクの合わせ
精度による余裕を考えて設計しなければならない。その
ため、素子面積が大きくなる。

上記■、■において、特に■の容量の問題は重要である
。

すなわち、集積回路デバイスの性能を表わす際の基本的
な目安である速度と消費電力とは、使用するトランジス
タの電流値と、この電流で充放電する必要がある寄生素
子をも含めた素子の静電容量とにより決定される。所定
の電流値に対して、トランジスタを動作させるのに必要
な電力の値は、この容量値に比例するので、容量値が小
さければ小さいほどよい。また所定の内部抵抗に対して
、トランジスタのＲＣ時定数はこの容量に比例するので
、トランジスタの動作速度を高めるには、容量値の低減
を図らねぼらない。

本発明は、従来の半導体装置の上述の欠点を改善し、消
費電力が小さく、高速で、素子面積の小さなバイポーラ
トランジスタ等の半導体装置の製造方法を提供すること
にある。

〔問題点を解決するための手段と作用〕上記目的を達成
するため、本発明は、エツチングによって半導体基板に
凸部を形成し、この凸部内に形成された第１導電形の表
面と低抵抗の多結晶シリコン層を電気的に接続するもの
である。

［実施例〕 以下、本発明を実施例を参照して詳細に説明する。

実施例１゜ 第２図に１本発明によって形成された半導体装置の一例
の断面構造を示す。

本実施例で示されるバイポーラ型トランジスタは、多結
晶シリコンＮ２８を用いることにより、非活性ベース領
域を絶縁膜２７上に形成し、上記■の従来装置の欠点を
無くシ、またベース・エミッタ領域を自己整合法により
形成し、上記■の従来装置の欠点を無くしている。本発
明による素子は、トランジスタの活性領域を凸型にする
ことによって高速化、微細化を可能にしている。なお、
図の構造をｎＰｎトランジスタとすれば、２１゜２２．
２２’　、２３’　、２６はそれぞれｐ型Ｓｉ基板、ｎ
小型埋込層、ｎ＋型濃度領域、ｎ型エピタキシャル層（
以上２２．２２’　、２３でコレクタ領域）、ｐ型分離
領域であり、２４，２５゜２７．２８，２９．２０は、
それぞれｐ型ベース領域、ｎ型エミッタ領域、酸化膜（
ＳｉＯ２膜等）、多結晶Ｓｉによるｐ型外部ベース領域
、層間絶縁膜（Ｓｉ０２膜等）、電極である。

第３図は、本実施例に示した半導体装置の製造工程を示
したもので、第２図の断面構造になる以前を示しである
。以下製造過程を図番に従がって説明する。第３図（ａ
）：ｐ型Ｓｔ基板３１上にｎ十型埋込層拡散３２を行い
ｎ型Ｓｉエピタキシャル層３３を成長し、ｐ型分離領域
３６を形成し、全面にシリコン酸化膜以外の絶縁膜、た
とえばシリコンちっ化膜（Ｓｉ２Ｎ４）を堆積し、エツ
チングしてトランジスタの活性部分のみシリコンちっ化
膜３０１を残す。さらに３０１をマスクとしてシリコン
エピタキシャル層をエツチングして、活性部分が凸型と
なる様にする。このとき、エツチングにより、マスク３
０１の端部より内側にシリコン層が入り込む様にする。

その後、熱酸化により、酸小膜３７を形成し、さらに金
属等３０２を蒸着する。このとき、マ入り３０１の下部
１こ形成されていた酸化膜には金属３０２に覆われない
様にする。

第３図（ｂ）：エッチングによりマスク３０１の下部で
３０２に覆われていない部分の酸化膜を除去し、さらに
マスク３０１を除去し全面に多結晶シリコン層を形成し
、ｐ型不純物を拡散し、パターンニングして外部ベース
領域３８をさぐる。

この時点で、エピタキシャル層の凸部の側面のみが多結
晶シリコン層と接している。なお、全面に多結晶層を堆
積するかわりに、選択エピタキシャル法によりシリコン
層３８を形成することも可能であり、この場合にはシリ
コン層のパターンニングが不必要となる。次に層間絶縁
膜としてＳｉ○２膜３９を堆積する。

第３図（Ｃ）：活性領域上のちっ化膜３０１゜多結晶シ
リコン３８．酸化膜３９をリフトオフ法により除去し、
ｐ型不純物を拡散して内部ベース領域３４を形成する。

次に熱酸化を行い、外部ベース領域３４′を酸化する。

第３図（ｄ）：ｎ型エミッタ領域３５を形成する。その
後コレクタ領域、ベース領域のコンタク１−穴を開け、
電極を蒸着することにより、第２図に示した素子が形成
できる。

実施例２゜ 第４図は、本発明による装置構造を、集積注入論理回路
（ＩＩＬ回路）に応用した実施例である。

図に示した様にＩＩＬ回路は、第２図で、エピタキシャ
ル層２３をエミッタ、２５をコレクタとすれば容易に構
成できる。

なお１図中で４１はｐ型Ｓｉ基板、４２はｎ型埋込層、
４３はｎ型エピタキシャル層、４４はＰ要領域、４５は
ｎ型領域、４７は酸化膜、４８は多結晶シリコン層（Ｐ
型）、４９は層間絶縁膜。

４０は電極、■はインジェクタ端子、Ｂはベース端子、
Ｃ，、Ｃ２はコレクタ端子である。

実施例３゜ 第５図は、本発明による装置構造を実現するための、他
の製造方法を示したものである。以下製造方法を示す。

第５図（ａ）：ｐ型Ｓｉ基板５１上にｎ＋型埋込層５２
を設け、ｎ型ＳｉエピタキシャルＷＩ５３を成長し、ま
たｐ型分離領域５６を形成する。エピタキシャル層上に
、シリコン酸化層５０１．シリコンちっ化膜５０２．低
抵抗多結晶シリコン層（Ｐ型でもｎ型でも可であるが、
ここでは高濃度のリン素子が含まれているものとする’
）５０３゜高濃度ガラスに３（ここではリンガラスとす
る）５０４を堆積し、ホト・エツチングにより図の様に
パターンニングし、さらにこの多層膜をマスクとしてシ
リコンエピタキシャル層を凸型にエツチングする。次に
高温で熱酸化することによって酸化膜５０６を形成し、
さらに上面より高真空中で金属物質等を蒸着することに
より５０５を形成する。このとき５０５は、多層膜のオ
ーバーハング部には蒸着されない。

第５図（ｂ）金属物質５０５をマスクしてエツチングを
行い、凸型の端部の酸化膜を除去する。

その後５０５を除去し、全面に、高抵抗の多結晶シリコ
ン５０７を堆積し、高温で処理すると、多結晶膜５０７
の中で多層膜中の５０３，５０４から拡散された領域５
０８（主に凸部の上面と端部のみが低抵抗となる。次に
エツチング液（たとえば、弗酸、硝酸、氷酢酸の混液）
により５０８のみを除去する。

第５図（Ｃ）：シリコンちっ化膜５０２の端部をエツチ
ング（サイド・エッチ）する。次に多結晶シリコン５０
７にｐ型不純物を拡散するとともに、ベース電極引出し
領域５０９を形成し、その後層間絶縁膜５１０を形成す
る。

第５図（ｄ）：５１０をマスクとし、高濃度ガラス層５
０４．低抵抗多結晶層５０３を除去し、さらに熱酸化し
て層間！Ｉ！！縁膜５１０を厚く形成する。全面にｐ型
不純物をイオン打込みし、ベース領域５１１を形成する
。

第５図（ｅ）：シリコンちっ化膜５０２を除去し、ｎ型
不純物をイオン打込みして、エミッタ領域５１２を形成
する。

第５図（ｆ）：酸化膜５０１を除去し、さらに、酸化膜
５０６，５１０の一部を除去して、電極５１３．５１４
．５ｓ５を形成する。５１３をエミッタ、５１４をベー
ス、５Ｉ５をコレクタとすれば、本発明による装置構造
が形成できる。

以上に述べた実施例１，２．３の特徴は以下のとおりで
ある。

■　シリコンエピタキシャル層で凸型にエツチングした
個所をつくることにより、外部ベース領域を酸化膜上に
形成し、高速化を計ってい′る。

■　内部ベースとエミッタを自己製合法により製作する
。

■　第３図（ｃ）の３４′部の熱酸化膜を厚くすること
により、ベース・エミッタ耐圧を上げる。

なお、本発明の素子で、導電型をＰａｎ逆にしても動作
は同じである。また、素子間分離領域（第３図（ａ）の
３６など）を酸化膜で行ってもよい。

【図面の簡単な説明】

第１図は従来の半導体装置の１例としてバイポーラトラ
ンジスタの構造を示す断面図、第２図は本発明の半導体
装置の１実施例であるバイポーラトランジスタの構造を
示す断面図、第３図は第２図のトランジスタの製造工程
を示す断面図、第４図は本発明の半導体装置の１実施例
であるＩＩＬの構造を示す断面図、第５図は第２図のト
ランジスタの他の製造工程を示す断面図である。 ２１・・・ｐ型Ｓｉ基板、２２・・・ｎ型埋込層、２３
・・・ｎ型Ｓｉエピタキシャル層（コレクタ領域）、２
４・・・ｐ型ベース領域、２５・・・ｎ型エミッタ領域
、２６・・・ｐ型分離領域、２７・・・絶縁膜（Ｓｉ０
２等）。 ２８・・・多結晶Ｓｔ（外部ベース領域）、２９・・・
絶縁膜（Ｓｉ０２等）。 第７目 第２目 第、３目 ）ｌり 第５目 第５目

Claims (1)

【特許請求の範囲】
1. １、半導体基体の所望部分を選択的にエッチングするこ
   とによって、該基体に第２導電形を有する凸部を形成す
   る工程、前記基体表面上に上記凸部を開口部を介して露
   出する絶縁膜を形成する工程、該絶縁膜上に上記凸部の
   単結晶表面と接する多結晶シリコン膜を形成する工程と
   、上記凸部内に、上記多結晶シリコン膜と接し、かつ、
   二つの第２導電形領域と対向する二つの主面によってそ
   れぞれ接する第２導電形とは逆の第１導電形領域を形成
   する工程を少なくとも含むことを特徴とする半導体装置
   の製造方法。