JPS58107645A - 半導体装置の製法 - Google Patents

半導体装置の製法

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JPS58107645A
JPS58107645A JP20622181A JP20622181A JPS58107645A JP S58107645 A JPS58107645 A JP S58107645A JP 20622181 A JP20622181 A JP 20622181A JP 20622181 A JP20622181 A JP 20622181A JP S58107645 A JPS58107645 A JP S58107645A
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high concentration
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Tomoyuki Sato
佐藤　友之
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Faurecia Clarion Electronics Co Ltd
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Clarion Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体集積回路における各素子間の電気的絶
縁を完全に行うだめの半導体装置の製法に関するもので
ある。
半導体集積回路（以下ＩＣと称する）に形成されるトラ
ンジスタ、ダイオード、抵抗等の各素子間を電気的に絶
縁するだめの分離方式いわゆるアイソレーション方式と
しては、第１図のように各素子間をＰＮ接合によって絶
縁するようにしたＰＮ接合分離方式、あるいは第２図の
ように各素子側面を酸化膜で絶縁しかつ底面をＰＮ接合
で絶縁するようにしたいわゆるアイソプレーナ分離方式
が用いられている。
第１図および第２図において、ｌはＩＣ内に設けられた
素子例えばｎｐｎ　）ランジスタでこの素子１は第１図
においてはＰＮＮ接合によって周囲を囲まれて隣接領域
２，３から電気的に絶縁され、第２図においては素子ｌ
は絶縁物４例えば酸化膜およびＰＮＮ接合によって周囲
を囲まれて電気的に絶縁されるようになっている。
なお５８はエミッタ電極、５ｂはベース電極、５Ｃはコ
レクタ電極である。
以上の両者を比較すると、第２図のアイソプレーナ分離
方式は第１図のＰＮ接合分離方式よりも素子占有面積の
減少、素子側面の接合容量の減少および耐圧の向上等の
点で優れているので好んで採用されている。しかしなが
らアイソプレーナ分離方式は第２図から明らかなように
、素子底面にはＩ）　Ｎ接合Ｊが存在しているためにこ
れがそのまま寄生容量を構成するようになって、この影
響により回路の動作速度が低下する欠点がある。また寄
生素子例え゛ばＰＮＰ　）ランジスタが形成され易いた
め竺これを防止するための回路構成が必要となる。
さらに電気的絶縁の不完全さに原因してリーク電流や逆
耐圧の問題が生ずる。
本発明は以上の問題点に対処してなされたもので、ＩＣ
内の各素子領域を囲む部分に多孔質半導体を形成し、続
いてこの多孔質半導体を絶縁物に変換することにより各
素子領域を全て絶縁物で分離するようにして従来欠点を
除去し得るように構成した半導体装置の製法を提供する
ことを目的とするものである。以下図面を参照して本発
明実施例を説明する。
第３図（ａｌ乃至（１１は本発明実施例による半導体装
置の製法な示す断面図で、以下工程順に説明する。
工程（ａ）：第３図（ａｌのように、Ｐ型巣結晶シリコ
ン基板６を用意しその一表面にＰ型不純物例えば　　　
［ボロンを拡散法あるいはイオン打ち込み法等によリド
ープして第３図（ｂｌのように高濃度のＰ１型層７を形
成する。このＰ型層７は後工程において埋込み層とされ
る。
工程（ｂ）：第３図（Ｃ１のように、上記Ｐ型層７上に
エビでキシギル法により所望の厚さ層抵抗率を有するＮ
型層８を成長させる。　　、　　　　　　一工程（Ｃ）
：第３図（ｄｌのように、上記Ｎ型層８上に絶縁膜９例
えば酸化膜を部分的に形成しこれをマスクとしてＮ型不
純物例えばアンチモン、砒素を選択的に拡散してその部
分を高濃度のＮ型領域１゜に変換する。
工程（ｄ）：第３図ｔｅｌのように、上記Ｎ型層８およ
びＮＮｌ０上にエピタキシャル法により所望の厚さと抵
抗率を有するＮ型層１１を成長させる。
工程（ｅ）：第３図（ｆ）のように、上記Ｎ型層１１上
に絶縁膜１２を部分的に形成し、これをマスクとしてＰ
型不鈍物衝上記Ｐ−一層７およびＮ−一領域１ｏに達す
るようにＮ型層１１に選択的に拡散して高濃度の１゛１
型領域１３を形成する。
■ａ（ｆｌ：第３図（ｇｌ　Ｉ）よう′・上記基板６を
弗化水素酸液内に浸して陽極化成処理を行うことによっ
て、特に高濃度のＰ型領域１３およびＰ型層７に化成電
流を流させこれらの部分を多孔質シリコン１４に変換す
る。各領域のうち上記高濃度部分は低抵抗に構成されて
いるために化成電流が流れ易くなって化成が進行する。
工程（ｇ）：第３図（ｈｌのように、基板６を熱酸化処
理を行うことによって上記多孔質シリコン１４を酸化シ
リコン１５に変換する。多孔質シリコンは単結晶シリコ
ン比比べて速く酸化されるので、酸化シリコン１５によ
って周囲が囲まれて互いに電気的絶縁された複数のＮ型
層１］が得られる。
工程（ｈ）：第３図（ｉｌのように、通常のバイポーラ
プロセスによって上記Ｎ型層ｌｌ内にＰ型層１６を形成
し、続いてこのＰ型層１６内に選択的にＮ型領域１７を
形成することによりＮＰＮ　）ランジスタが完成する。
なお１８は上記Ｎ型層１０と導通するように形成された
高濃度のコレクタ電極取出し領域である。
同様にして上記トランジスタ以外にもダイオード、抵抗
等の他の所望の素子を形成することができる。
以上述べて明らかなように本発明によれば、ＩＣ内の各
素子領域を囲む部分に多孔質半導体を形成し、続いてこ
の多孔質半導体を絶縁物に変換することにより各素子領
域を全て絶縁物で分離するように構成するものであるか
ら、絶縁分離は完全に行われるようになる。
したがって寄生容量が著るしく減少するために回路の動
作速度を向上させることができる。
また完全な絶縁分離のために寄生素子は形成さハないの
で回路構成を簡単にすることができ、さらにリーク電流
や逆耐圧の問題も改善される。さらにまた絶縁物分離を
行うことにより分離領域の占有面積を減少させることが
できるので高集積化を計ることができる。
【図面の簡単な説明】
第１図および第２図は共に従来例を示す断４面図７、第
３図＋ａ＋乃至（１）は本発明実施例を工程順に示す断
面図である。 ７．１３・・・Ｐ型層、８．１１・・・Ｎ型層、９．１
２．１５・・・絶縁膜、１０．１７・・・Ｎ型領域、１
４・・・多孔質半導体、１６・・・Ｐ型領域、１８・・
・Ｎ型領域。 第３因 （０）

Claims (1)

  1. 【特許請求の範囲】 １、　　（Ａ）−表面に高濃度第１導電型半導体層を有
    する第１４’ｆｌ型半導体基板を用意する工程、（籾上
    記高濃度第１導電型半導体層上に第２導電型半導体層を
    形成しその一部を高濃度第２導電型半導体領域に変換す
    る工程、 （０上記第２導電型半導体層および高濃度第２導電型半
    導体領域上に第二の第２導電型半導体層を形成する工程
    、 ｆｆ）ｌ上記第二の第２導電型半導体層に部分的に上記
    高濃度第１導電型半導体層および高濃度第２導電型半導
    体領域に達する第二の高濃度第１導電型半導体領域を形
    成する工程、 （Ｅ＋上記高濃度第１導電型半導体層および第一の高濃
    度第１導電型半導体領域を多孔質半導体に変換する工程
    、 （Ｉ・）上記多孔質半導体を酸化物に変換する工程、 を含むことを特徴とする半導体装置の製法。 ２、（Ｇ上記第二の第２導電型半導体層内に第１導電型
    半導体惟域を形成し、続いてこの第１導電型半導体領域
    内に第二の高濃度第２半導体領域内を形成する工程、を
    含むことを特徴とする特許請求の範囲第１項記載の半導
    体装置の製法。 ３、上記の）工程が陽極化成処理工程を含むことを特徴
    とする特許請求の範囲第１項又は第２項記載の半導体装
    置の製法。
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