JPS6211271A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の構造に関するものである。本発
明の装置構造は従来構造と比較して、より微細となり、
また高速動作を行なうのにより適したものである。

〔従来の技術〕

第１図に断面構造を示した半導体装置は、半導体集積回
路（ＩＣ，ＬＳＩ）に用いられている従来のバイポーラ
・トランジスタである。

従来のトランジスタの構造は、ｎｐｎトランジスタを例
にとれば、ｐ型Ｓｉ基板１１上に設けられたｎ型Ｓｉエ
ピタキシャル存１３内にｐ型ベース領域１４を形成し、
さらにベース領域１４内にｎ型エミッタ領域１５を形成
することによって得られる。なお、図中で、１２および
１２′はｎ゛型埋込み層およびコレクタ電極取り出しｎ
°型拡散領域であり、１６は隣接素子との分離用ｐ型領
域である。

〔発明が解決しようとする問題点〕

この様に従来の素子構造では、トランジスタの活性領域
、非活性領域を全てｐｎ接合によって分離されているた
め、主に次の様な欠点がある。

■　ベース領域中の非活性領域とコレクタ領域との容量
が大きいため、消費電力が大きく、高速動作に不向きで
ある。

■　ベース領域１４、エミッタ領域１５、ｎ′″型拡散
領域１２′、分離領域１６が、独立した光学的エツチン
グ工程によって形成されるため、互のホトマスクの合わ
せ精度による余裕を考えて設計しなければならない。そ
のため、素子面積が大きくなる。

上記■、■において、特に■の容量の問題は重要である
。

すなわち、集積回路デバイスの性能を表わす際の基本的
な目安である速度と消費電力とは、使用するトランジス
タの電流値と、この電流で充放電する必要がある寄生素
子をも含めた素子の静電容量とにより決定される。所定
の電流値に対して、トランジスタを動作させるのに必要
が電力の値は、この容量値に比例するので、容量値が小
さければ小さいほどよい。また所定の内部抵抗に対して
、トランジスタのＲＣ時定数はこの容量に比例するので
、トランジスタの動作速度を高めるには、容量値の低減
を図らねばならない。

本発明は、従来の半導体装置の上述の欠点を改善し、消
費電力が小さく、高速で、素子面積の小さなパイポーラ
トランンジスタ等の半導体装置を提供することにある。

〔問題点を解決するための手段と作用〕本発明の他の目
的は、半導体装置の活性領域外を酸化膜で分離して寄生
容量を減少させ、さらに耐圧の高い半導体装置を提供す
ることにある。

〔実施例〕

以下１本発明を実施例を参照して詳細に説明する。

実施例１ 第２図に、本発明の半導体装置の第１の実施例の断面構
造を示す。

第１の実施例で示す本発明のバイポーラ型トランジスタ
は、多結晶シリコン層２８を用いることにより、非活性
ベース領域を絶縁膜２７上に形成し、上記■の従来装置
の欠点を無くし、またベース・エミッタ領域を自己整合
法により形成し、上記■の従来装置の欠点を無くしてい
る。本発明による素子は、トランジスタの活性領域を凸
型にすることによって高速化、微細化を可能にしている
。

なお、図の構造をｎｐｎトランジスタとすれば２１．２
２．２２’、２３．２６はそれぞれｐ型Ｓｉ基板、ｎ゛
型埋込層、ｎ°型高濃度領域、ｎ型エピタキシャル層（
以上２２．２２’、２３でコレクタ領域）、ｐ型分離領
域であり、２４，２５゜２７．２８，２９．２０は、そ
れぞれｐ型ベース領域、ｎ型エミッタ領域、酸化膜（Ｓ
ｉ０２膜等）、多結晶Ｓｉによるｐ型外部ベース領域、
層間絶縁膜（ＳｉＯ□膜等）、電極である。

第３図は、本実施例による半導体装置の製造工程を示し
たもので、第２図の断面構造になる以前を示しである。

以下製造過程を図番にたがって説明する。第３図（ａ）
：ｐ型Ｓｉ基板３１上にｎ゛型埋込層拡散３２を行いｎ
型Ｓｉエピタ、キシャル層３３を成長し、ｐ型分離領域
３６を形成し、全面にシリコン酸化膜以外の絶縁膜、た
とえばシリコンちっ化膜（Ｓｉ２Ｎ４）を堆積し、エツ
チングしてトランジスタの活性部分のみシリコンちっ化
膜３０１を残す。さらに３０１をマスクとしてシリコン
エピタキシャル層をエツチングして、活性部分が凸型と
なる様にする。このとき、エツチングにより、マスク３
０１の端部より内側にシリコン層が入り込む様にする。

その後、熱酸化により、酸小膜３７を形成し、さらに金
属等３０２を蒸着する。このとき、マスク３０１の下部
に形成されていた酸化膜には金属３０２に覆われない様
にする。

第３図（ｂ）：°エツチングによりマスク３０１の下部
で３０２に覆われていない部分の酸化膜を除去し、さら
にマスク３０１を除去し全面に多結晶シリコン層を形成
し、ｐ型不純物を拡散し、パターンニングして外部ベー
ス領域３８をさくる。

この時点で、エピタキシャル層の凸部の側面のみが多結
晶シリコン層と接している。なお、全面に多結晶層を堆
積するかわりに１選択エピタキシャル法によりシリコン
層３８を形成することも可能であり、この場合にはシリ
コン層のパターンニングが不必要となる。次に層間絶縁
膜としてＳｉＯ□膜３９を堆積する。

第３図（Ｃ）：活性領域上のちつ化膜３０１゜多結晶シ
リコン３８．酸化膜３９をリフトオフ法により除去し、
ｐ型不純物を拡散して内部ベース領域３４を形成する。

次に熱酸化を行い、外部ベース領域３４′を酸化する。

第３図（ｄ）：ｎ型エミッタ領域３５を形成する。

その後コレクタ領域、ベース領域のコンタクト穴を開け
、電極を蒸着することにより、第２図に示した素子が形
成できる。

実施例２ 第４図は、本発明、による装置構造を、集積注入論理回
路（ＩＩＬ回路）に応用した実施例である。

図に示した様にＩＩＬ回路は、第２図で、エピタキシャ
ル層２３をエミッタ、２５をコレクタとすれば容易に構
成できる。

なお、図中で４１はｐ型Ｓｉ基板、４２はｎ型埋込層、
４３はｎ型エピタキシャル層、４４はｐ型領域、４５は
ｎ型領域、４７は酸化膜、４８は多結晶シリコン層（ｐ
型）、４９は層間絶縁膜、４０は電極、■はインジェク
タ端子、Ｂはベース端子、Ｃ０，Ｃ２はコレクタ端子で
ある。

実施例３ 第５図は、本発明による装置構造を実現するための、他
の製造方法を示したものである。以下製造方法を示す。

第５図（ａ）：’ｐ型Ｓｉ基板５１上にｎ３型埋込層５
２を構け、ｎ型Ｓｉエピタキシャル層５３を成長し、ま
たｐ型分離領域５６を形成する。エピタキシャル層上に
、シリコン酸化層５０１．シリコンちっ化膜５０２、低
抵抗多結晶シリコン層（ｐ型でもｎ型でも可であるが、
ここでは高濃度のリン原子が含まれているものとする）
５０３、高濃度ガラス層（ここではリンガラスとする）
５０４を堆積し、ホト・エツチングにより図の様にパタ
ーンニングし、さらにこの多層膜をマスクとしてシリコ
ンエピタキシャル層を凸型にエツチングする。次に高温
で熱酸化することによって酸化膜５０６を形成し、さら
に上面より高真空中で金属物質等を蒸着することにより
５０５を形成する。このとき５０５は、多層膜のオーバ
ーハング部には蒸着されない。

第５図（ｂ）金属物質５０５をマスクしてエツチングを
行い、凸型の端部の酸化膜を除去する。

その後５０５を除去し、全面に、高抵抗の多結晶シリコ
ン５０７を堆積し、高温で処理すると、多結晶膜５０７
の中で多層膜中の５０３，５０４から拡散された領域５
０８（主に凸部の上面と端部のみが低抵抗となる。次に
エツチング液（たとえば、弗酸、硝酸、氷酢酸の混液）
により５０８のみを除去する。

第５図（Ｃ）：シリコンちっ化膜５０２の端部をエツチ
ング（サイド・エッチ）する。次に多結晶シリコン５０
７にｐ型不純物を拡散するとともに、ベース電極引出し
領域５０９を形成し、その後層間絶縁膜５１０を形成す
る。

第５図（ｄ）：５１０をマスクとし、高濃度ガラス層５
０４、低抵抗多結晶層５０３を除去し、さらに熱酸化し
て層間絶縁膜５１０を厚く形成する。全面にｐ型不純物
をイオン打込みし、ベース領域５１１を形成する。

第５図（ｅ）：シリコンちっ化膜５０２を除去し、ｎ型
不純物をイオン打込みして、エミッタ領域５１２を形成
する。

第５図（ｆ）：酸化膜５０１を除去し、さらに、酸化膜
５０６，５１０の一部を除去して、電極５１３．５１４
，５１５を形成する。５１３をエミッタ、５１４をベー
ス、５１５をコレクタとすれば、本発明による装置構造
が形成できる。

以上に述べた実施例１，２．３の特徴は以下のとおりで
ある。

■　シリコンエピタキシャル層で凸型にエツチングした
個所をつくることにより、外部ベース領域を酸化膜上に
形成し、高速化を計っている。

■　内部ベースとエミッタを自己製合法により製作する
。

■　第３図（Ｑ）の３４′部の熱酸化膜を厚くすること
により、ベース・エミッタ耐圧を上げる。

なお、本発明の素子で、導電型をＰ、ｎ逆にしても動作
は同じである。また、素子間分離領域（第３図（ａ）の
３６など）を酸化膜で行ってもよい。

実施例４ 第６図は、本発明の半導体装置の第４の実施例によるバ
イポーラ型トランジスタの素子構造の断面積である。ｐ
型Ｓｉ基板６１上にｎ型埋込み層６２が形成され、６２
上には一部開孔された酸化膜６７が形成されている。６
７および６２上にはそれぞれ多結晶シリコン及び単結晶
シリコン層が設けられており、ｎ型車結晶シリコン層部
６３゜６３′とｎ型埋込層６２をコレクタ領域、６４を
ベース領域、６５をエミッタ領域とするバイポーラ・ト
ランジスタを構成する。なお領域６６は、多結晶シリコ
ンを部分的に酸化することによって形成された分離領域
である。この様に、本実施例によるバイポーラトランジ
スタは、外部ベース領域が酸化膜６７上にあるため、従
来の素子に比べて、著しくベース・コレクタ間容量が減
少している一０本実施例のトランジスタの製造工程を第
７図に示す。ｐ型Ｓｉ基板７１中にｎ型層７２を形成す
る。次に基板表面に絶縁性膜たとえばシリコン酸化膜７
７を形成し、その一部を開孔する。その後鋸板全面にｎ
型エピタキシャル層７３を形成する（第７図（ａ））。

このとき、酸化膜７７上は多結晶シリコン層、基板結晶
が露出している部分には単結晶シリコン層が堆積される
。なお、エピタキシャル成長条件に、選択性を持たせる
ことにより、表面に堆積される多結晶と単結晶層の膜厚
を制御し１表面を平坦化することもできる。その後シリ
コン堆積層７３中の一部を酸化し、分離領域７６を形成
する。なお、分離領域は、ｐｎ接合で形成することも可
能である。その後、ベース抵抗減少のためのｐ型窩濃度
拡散領域７４′、内部ベース領域７４を形成する（第３
図（ｂ））。次にｎ型領域７５を形成し、エミッタ領域
とする。

なお、このとき、コレクタ取出し領域７３′に高濃度ｎ
型層を同時に形成すれば通常のトランジスタとなり、ｎ
型層を形成しなげれば、ショットキー型トランジスタが
製造できる（第３図（Ｃ））。

その後、パシベーション膜７０を形成し、電極の配線７
８，７９，８０を行う°ことにより、本発明のトランジ
スタが製作できる。なお、エピタキシャル成長時に絶縁
膜７７上にシリコン層を堆積させない場合、または、７
７上のシリコン層を後にエツチングして除去すれば、７
６の分離領域は不必要となる。

第８図、第９図は、本発明の半導体装置構造のバイポー
ラトランジスタにおいて耐圧を増加させた素子構造の実
施例を示したものである。

実施例５（第８図） ｐ型Ｓｉ被板８１上にｐ型エピタキシャル層８２を成長
させる。ｎ型埋込層８３とｎ型領域８３′とにより、他
素子とコレクタ領域を分離する。また領域８４はコレク
タ領域であり、低濃度のｎ型導電領域である。さらにエ
ピタキシャル層８４．８２上に一部穴開けした酸化膜８
９を形成し、さらにｎ型層を堆積し、その中の形成した
ｐ型頭域８６をベース、ベース領域内に形成したｎ型領
域８７をエミッタ、ｎ型領域８３’、８３゜８４．８５
．８５’をコレクタとすればｎｐｎトランジスタが構成
できる。この構造は第６図の素子構造と異り、コレクタ
領域を厚いためにトランジスタの耐圧が増加する。なお
、８８は酸化膜による分離領域である。

実施例６ 同様に高耐圧トランジスタは、ｎ型エピタキシャル層を
用いることによっても製作できる。第９図はその断面図
であり、ｎ型層９２は、ｐ型Ｓｉ基板９１上に成長させ
たエピタキシャル層である。

９３は、ｎ゛型梨型埋込層あり、当素子構造では、隣接
素子とのｐ型分離領域９０が必要となる。酸化膜９９を
形成した後の製作工程は、第８図の場合と同様である。

なお、９２，９３，９５．９５’はｎ型コレクタ領域、
９６はｐ型ベース領域、９７はｎ型エミッタ領域、９８
は酸化膜分離領域である。

実施例７ 本発明による半導体装置の素子構造を、ＩＩＬ回路（集
積注入論理回路）に応用した場合の実施例を第１０図に
示す。ｐ型Ｓｉ基板１０１内に形成したｎ型埋込層１０
２上に一部穴開けした酸化膜１０７を形成し、その上に
シリコンｎ型層を堆積する。シリコンｎ型層の一部を酸
化し、分離領域１０８を形成する。ｐ型不純物を１０６
，１０４に拡散し、インジェクタ領域、ベース領域を形
成する。ベース領域１０４中にｎ型領域１０５を形成し
ｎｐｎ逆トランジスタのコレクタ領域を形成すればｎｐ
ｎトランジスタの外部ベース領域が酸化膜上につくられ
たＩＩＬ回路が構成できる。なお、１０３′はラテラル
ｐｎｐ）’ランジスタのベース面積比である。又、１０
３はＮ型領域である。

この様にして構成されたＩＩＬ回路は、次の特長を有す
る。

■　外部ベース領域がエミッタ領域に直接液していない
ため、コレクタ面積とベース面積比が大きくなり、逆方
向電流増幅率が大きい。

■　外部ベース領域が酸化膜上にあるため、ペースエミ
ッタ間容量が少く高速動作が期待できる。

実施例８ 第１１図は、一部穴開けした酸化膜１１０上の堆積層を
、選択エピタキシャル法によって形成したときのバイポ
ーラトランジスタの素子構造の実施例を示したものであ
る。製造工程は第７図の場合と同様であるが、本素子は
酸化膜上にもシリコン単結晶層が形成されているため、
堆積層中の結晶欠陥が少く、また分離領域がエピタキシ
ャル成長時に同時に形成されるため、高密度化が出来る
。

なお、１１１，１１２はｐ型基板及びｎ型埋込層であり
、１１０，１１９は酸化膜、１１３’。

１１２．１１３はコレクタ領域、１１４，１１５はそれ
ぞれベース領域、エミッタ領域であり。

１１６．１１７，１１８は各領域の電極である。

以上述べた如く、実施例４，５，６，７，８によれば、
ベース容量を減少できるため高速度で動作するトランジ
スタが製作でき、また耐圧の高いトランジスタと、高速
動作のＩＩＬ回路を同一チップ内に構成できる。

以上の実施例の特徴は、基板上に一部穴開けした酸化膜
を設け、その上に通常または選択エピタキシャル法によ
ってシリコン層を堆積し、その中にベース・エミッタ領
域を形成することによって高速のトランジスタを得る素
子構造である。

なお、以上の実施例でｐ型導電層とｎ型導電層を逆にし
た場合も同様の動作ができる。また、酸化膜上のエピタ
キシャル層をｐ型とした場合には、ベース拡散工程が省
略できる。

実施例９ 第１２図（ａ）の低抵抗Ｎ型Ｓｉ基板１２１上に熱酸化
５ｉ０２膜１２２．引き続きＣＶＤ　Ｓｉ２Ｎ４膜１２
３を形成する。この二層構造絶縁膜の一部にホトエツチ
ング法で開孔部１２４を設ける。その後、５ｉＣＱ、Ｈ
２，ＨＣＱの混合ガスを用いてＳｉ薄膜をエピタキシャ
ル成長させると、開孔部１２４にのみ選択的に単結晶Ｓ
ｉが形成される。

エピタキシャル層の導電型は基板と同じくＮ型になって
いる。絶縁膜の厚さより厚くエピタキシャル層が成長す
ると、第１２図（ｂ）に示すように絶縁膜表面に沿って
単結晶Ｓｉのオーバーハング１２５が成長する。このオ
ーバーハングの長さは絶縁膜の厚さと開孔部上に成長さ
せたＳｉエピタキシャル膜の厚さの差にほぼ等しく、エ
ピタキシャル膜厚の制御により、オーバーハングの長さ
を制御することが可能である。こうして得られた選択成
長Ｓｉエピタキシャル膜表面に再び熱酸化膜１２６を形
成する。その後、Ｓｉ２Ｎ４膜のみを化学処理液（たと
えば１６０℃のリン酸）でエツチングを行なうと、°第
１２図（ｃ）に示すととくＳｉエピタキシャル膜のオー
バーハング下部に間隙１２７が形成される。選択エピタ
キシャル成長により再びＳｉの単結晶層１２８を形成す
る。この層の導電型は、最初の成長層と反対の導電型で
、たとえばｐ型とする。またこの場合にもオーバーハン
グが形成されるまでエピタキシャル層１２８の厚みを増
加する。次に第１２図（ｄ）に示す様に選択エピタキシ
ャル層表面の酸化膜の一部に開孔部１２９を設け、この
開孔部を通してイオン打込み法あるいは熱拡散法により
ｐ型不純物を導入してｐ型溝電層１３０を形成する。こ
のｐ型溝電層１３０の不純物濃度は、ｐ型導電層１２８
より低いものとする。さらに引続き、開孔部を通してＮ
型不純物をイオン打込みあるいは熱拡散法で導入して、
高濃度のｎ型導電層１３１を形成する。

こうして形成された各層は、バイポーラトランジスタの
コレクタ（基板直上の選択エピタキシャル層１２０）、
ベース（ｐ型溝電層１３０）、ベース電極形成用外部ベ
ース（ｐ型エピタキシャル層１２８）およびエミッタ（
ｎ型導電層１３１）として、それぞれ動作する。通常の
ＡＱを主とする電極金属を蒸着後、ホトエツチング法で
電極パターンを形成して、それぞれエミッタ電極１３２
、ベース電極１３３となし、基本的なバイポーラトラン
ジスタが完成する。本トランジスタの特徴は、ベース電
極引出しのための外部ベースが絶縁膜上に形成されるた
め、コレクタ・ベース間容量が小さくし得ること、隣接
トランジスタ間のアイソレーションが自動的に行なえる
こと、エピタキシャル基板には通常のＳｉ単結晶ウェー
ハを使用できること、ＳＯ８構造よりもＳｉエピタキシ
ャル層の結晶性が大幅に向上するために素子特性が改善
されることにあり、高速高集積密度の素子実現に適して
いる。

実施例１０ 第１３図は縦型接合型電界効果トランジスタの例で、第
１２図はｐ型溝電層１３０の工程を除いて第１２図の構
造と同じになっている。この場合、ｐ指導電層１２８は
ゲート、ｎ型導電層１３１′はソース、基板１２１はド
レインとして動作する。

チャネル幅は絶縁膜の開孔部１２４の幅で暴走されるた
め、０．５μｍ以下に制御することも可能で、従来実現
困難であったノーマリオフ型動作の素子も容易に得られ
、高速、低消費電力、高集積素子の実現に極めて有用で
ある。

実施例１１ 第１４図はＭＯ８型電界効果トランジスタの例について
示したもので、第１２図（Ｃ）の工程に効 引き続き、ＣＶＤ法とホトエツチング法で多結晶Ｓｉゲ
ート１３４を形成する。その後表面から全面にイオン打
込みでｐ型不純物を打込み、選択エピタキシャル層１２
０の、多結晶Ｓｉアゲ−〜直下以外のオーバーハング領
域にｐ型導電層１３５を形成する。この導電層の不純物
濃度は選択エピタキシャル層１２８の濃度とほぼ等しく
する。ＡＱを主とする電極を形成して、ゲート１３６、
ドレイン１３７、ソース１３８とする。この例ではｐチ
ャネルトランジスタについて述べたが、Ｎチャネルトラ
ンジスタについては、各工程の不純物導電型を逆にすれ
ばよい。本トランジスタ構造でも、ソースおよびドレイ
ンは絶縁膜上に形成されているため、寄生容量が減少し
、高速化が容易になる。

実施例１２ 他の実施例としてＩ２Ｌへの適用例を第１５図にし示す
。第１５図（ａ）は第１２図（ｃ）と同じ工程を示すが
、隣接トランジスタ間の距離を縮めて外部ベース層１３
６が連なった構造になっている。次に第１５図（ｂ）で
、一対の片側のトランジスタ表面の酸化膜の一部を除去
して１選択エピタキシャル層１２０の表面に露出部１４
０を形成する。その後イオン打込みあるいは熱拡散法で
ｐ型不純物を拡散し、ｐ型心電層１４１を形成する。引
き続き、第１２図（ｄ）の工程と同じく、他方のエピタ
キシャル層表面の酸化膜に開孔部１４２を設け、ｐ型不
純物およびｎ型不純物をイオン打込みし、それぞれｐ型
導電層１４３、ｎ型導電層１４４を形成する。その後Ａ
Ｍを主体とする電極を設けて、インジェクタのエミッタ
１４７、インジェクタのコレクタおよび逆方向動作トラ
ンジスタのベース１４５、および逆方向動作トランジス
タのコレクタ１４６とする。インジェクタのベースおよ
び逆方向動作トランジスタのエミッタはエピタキシャル
基板からとする。本発明によりインジェクタのベース幅
は、従来のラテラルトランジスタに比して狭く制御する
ことが容易なため、インジェクタから逆方向動作トラン
ジスタのベースへの電流注入効率が向上し、低消費電力
化に対するメリットは大きい。またベースの寄生容量も
小さいため、高速動作の改善も著しい。

〔発明の効果〕

以上述べてきた如く、本発明は従来と全く異なった構造
で高速動作、高集積度、低価格のトランジスタおよび集
積回路の実現を容易ならしめ、かつ各種トランジスタ実
現のための基本技術を提供し得るため、そのメリットは
大きい。

以上の各実施例１〜１２においては、主に半導体として
Ｓｉを用いた例を示したが、ＧａＡｓ等の他の半導体を
用いても本発明の装置を実現できる。又、各実施例での
ｐ型、ｎ型の導電型を逆に用いることができることは勿
論である。

【図面の簡単な説明】

第１図は従来の半導体装置の１例としてバイポーラトラ
ンジスタの構造を示す断面図、第２図は本発明の半導体
装置の１実施例であるバイポーラトランジスタの構造を
示す断面図、第３図は第２図のトランジスタの製造工程
を示す断面図、第４図は本発明の半導体装置の１実施例
であるＩＩＬの構造を示す断面図、第５図は第２図のト
ランジスタの他の製造工程を示す断面図、第６図は本発
明の他の実施例であるバイポーラトランジスタの構造を
示す断面図、第７図は第６図のトランジスタの製造工程
を示す断面図、第８図、第９図、第１０図、第１１図、
第１２図、第１３図、第１４図、第１５図は本発明の半
導体装置の別の実施例を示す断面図である。 ２１・・・ｐ型Ｓｉ基板、２２・・・ｎ型埋込層、２３
・・・ｎ型Ｓｉエピタキシャル層（コレクタ領域）、２
４・・・ｐ型ベース領域、２５・・・ｎ型エミッタ領域
、２６・・・ｐ型分離領域、２７・・・絶縁膜（ＳｉＯ
□等）、２８・・・多結晶Ｓｉ（外部ベース領域）、２
９・・・絶縁膜（Ｓｉ０２等）。 第７図 筋２目 第３目 、？Ｉ２ 第夕目 ！／　　　　１．； 第夕閲 第７の ？、？ 第、！ｉ′口 第７図 り６　ノ２圀 第７２国 第１左目

Claims (1)

1. 【特許請求の範囲】 １、少なくとも１つの第１導電型の凸部を有する単結晶
   半導体基体と、上記凸部の側壁表面領域に互いに対向し
   て設けられた第２導電型の第１、第２領域と、を有する
   トランジスタを備えてなることを特徴とする半導体集積
   回路装置。 ２、上記第１、第２の多結晶半導体層上に、それぞれ第
   １、第２の電極が設けられてなることを特徴とする特許
   請求の範囲第１項記載の半導体集積回路装置。