JPS59981B2 - 静電誘導形半導体論理回路装置 - Google Patents
静電誘導形半導体論理回路装置Info
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- JPS59981B2 JPS59981B2 JP53062526A JP6252678A JPS59981B2 JP S59981 B2 JPS59981 B2 JP S59981B2 JP 53062526 A JP53062526 A JP 53062526A JP 6252678 A JP6252678 A JP 6252678A JP S59981 B2 JPS59981 B2 JP S59981B2
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Classifications
-
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0225—Charge injection in static induction transistor logic structures [SITL]
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Description
【発明の詳細な説明】
本発明は静電誘導形トランジスタをスイッチングトラン
ジスタとして用いる静電誘導形半導体論理回路装置に関
するものである。
ジスタとして用いる静電誘導形半導体論理回路装置に関
するものである。
半導体論理回路装置としてＩＩＬ（Ｉｎｔｅｇｒａｔｅ
ｄＩｎＪｅＣｔ１０ｎＬｏｇｉｃ）が広く知られている
。
ｄＩｎＪｅＣｔ１０ｎＬｏｇｉｃ）が広く知られている
。
このＩＩＬは逆動作のバイポーラトランジスタ（コレク
タとエミッタを逆に入れ換えて動作させる）をスイッチ
ングトランジスタとして使用する点に特徴を有している
。これに対し上記スイッチングトランジスタとして逆動
作の静電誘導形トランジスタ（ソースとドレインを逆に
入れ換えて動作させる一以下ＳＩＴと称する）を代りに
用いた論理装置としてＳＩＴＬ（Ｓｔａｔｉｃｌｎｊｅ
ｃｔｌｏｎＴｒａｎｓｉｓｔｏｒＬｏｇｉｃ）が知られ
ている。両者を比較した場合、ＳＩＴはバイポーラトラ
ンジスタのような少数キャリアの蓄積効果は少なく、ま
たゲートの全容量も通常はＩＩＬｊ、Ｖ）も小さくなる
ために、ＳＩＴＬはＩＩＬ以上の高速、低消費電力が期
待でき、最近好んで採用される傾向にある。第１図は以
上のようなＳＩＴＬの基本ゲートＩＣ構造を示すもので
、ａは平面図、ｂはａ図のＡ、Ａ’断面図を示している
。
タとエミッタを逆に入れ換えて動作させる）をスイッチ
ングトランジスタとして使用する点に特徴を有している
。これに対し上記スイッチングトランジスタとして逆動
作の静電誘導形トランジスタ（ソースとドレインを逆に
入れ換えて動作させる一以下ＳＩＴと称する）を代りに
用いた論理装置としてＳＩＴＬ（Ｓｔａｔｉｃｌｎｊｅ
ｃｔｌｏｎＴｒａｎｓｉｓｔｏｒＬｏｇｉｃ）が知られ
ている。両者を比較した場合、ＳＩＴはバイポーラトラ
ンジスタのような少数キャリアの蓄積効果は少なく、ま
たゲートの全容量も通常はＩＩＬｊ、Ｖ）も小さくなる
ために、ＳＩＴＬはＩＩＬ以上の高速、低消費電力が期
待でき、最近好んで採用される傾向にある。第１図は以
上のようなＳＩＴＬの基本ゲートＩＣ構造を示すもので
、ａは平面図、ｂはａ図のＡ、Ａ’断面図を示している
。
先ずＮＡｒ形半導体基板１１の一方の主面に公知のエピ
タキシャル成長法により高比抵抗率のＮ 形領域１２を
形成レ次にＮ−形領域１２の表面からＰ形不純物を選択
＋拡散することにより互いに独立したＰ 形領域１３ａ
、１３ｂを形成する。
タキシャル成長法により高比抵抗率のＮ 形領域１２を
形成レ次にＮ−形領域１２の表面からＰ形不純物を選択
＋拡散することにより互いに独立したＰ 形領域１３ａ
、１３ｂを形成する。
さらにＮ 形領域１２の表面＋にＮ形不純物を高濃度に
選択拡散してＮ形領域＋１４を形成する。
選択拡散してＮ形領域＋１４を形成する。
最後に上記Ｐ形領域１３ａ，＋１３ｂ，Ｎ形領域１４に
それぞれ金属電極１６ａ，１６ｂ，１６ｃを窓開けした
シリコン酸化膜層１５を介して形成する。
それぞれ金属電極１６ａ，１６ｂ，１６ｃを窓開けした
シリコン酸化膜層１５を介して形成する。
以上のようにして得られたＳＩＴＬは横型ＰＮＰバイボ
ーラトランジスタと、逆動作のＳＩＴとの複合構造と成
つている。
ーラトランジスタと、逆動作のＳＩＴとの複合構造と成
つている。
すなわち、Ｎ形半導体基板１１はＳＩＴのソース領域と
なり、Ｎ一形領域１２はＳＩＴのチヤネル領域｝よびＰ
ＮＰトランジスタのベース領域となり、またｐ＋形領域
１３ａはＳＩＴのゲート領域｝よびＰＮＰトランジス＋
夕のコレクタ領域となり、さらにＰ 形領域１３ｂはＰ
ＮＰトランジスタのエミツタ領域として動＋作する。
なり、Ｎ一形領域１２はＳＩＴのチヤネル領域｝よびＰ
ＮＰトランジスタのベース領域となり、またｐ＋形領域
１３ａはＳＩＴのゲート領域｝よびＰＮＰトランジス＋
夕のコレクタ領域となり、さらにＰ 形領域１３ｂはＰ
ＮＰトランジスタのエミツタ領域として動＋作する。
またＰ形領域１３ａに包囲されるよう＋に形成されたＮ
形領域１４はＳＩＴのドレイン領域として動作する。
形領域１４はＳＩＴのドレイン領域として動作する。
＋
この場合、ＳＩＴＬはＮ形基板１１を接地して使用する
ため、ＰＮＰトランジスタに訃いてはベース接地、ＳＩ
ＴＶＣ．｝いてはソース接地として使用することになる
。
ため、ＰＮＰトランジスタに訃いてはベース接地、ＳＩ
ＴＶＣ．｝いてはソース接地として使用することになる
。
この場合ゲート電位が０あるいは微小値の時にはＮ一形
領域１２にゲート領域１３から空乏層が広く伸びて両側
からつながり、これによつてチヤネル領域が完全にピン
チオフ状態となるように設計されている。従つてドレイ
ン電位が低い状態ではチヤネル内に高い電位障壁が生じ
て｝リ、ドレイン電流は流れない。一方ゲート電圧を正
力向に増加させていくと電位障壁は下がつてくる。すな
わち所定の電位をゲートに加えればソースからドレイン
に向つて電子が流れ始めることになり、ソース・ドレイ
ン間が導通状態になるように動作させることができる。
ここでＳＩＴＬは定電流源であるＰＮＰトランジスタを
ＳＩＴによるスイツチングトランジスタの負荷として使
用しているため、電源｝よび負荷（′て一切抵抗を使用
しない構成となつている。
領域１２にゲート領域１３から空乏層が広く伸びて両側
からつながり、これによつてチヤネル領域が完全にピン
チオフ状態となるように設計されている。従つてドレイ
ン電位が低い状態ではチヤネル内に高い電位障壁が生じ
て｝リ、ドレイン電流は流れない。一方ゲート電圧を正
力向に増加させていくと電位障壁は下がつてくる。すな
わち所定の電位をゲートに加えればソースからドレイン
に向つて電子が流れ始めることになり、ソース・ドレイ
ン間が導通状態になるように動作させることができる。
ここでＳＩＴＬは定電流源であるＰＮＰトランジスタを
ＳＩＴによるスイツチングトランジスタの負荷として使
用しているため、電源｝よび負荷（′て一切抵抗を使用
しない構成となつている。
またＰＮＰトランジスタに対してベース接地、ＳＩＴに
対してソース接地となるようにそれぞれ共通領＋
−域であるＮ形基板１１｝よびＮ形半導体
領域１２を通常接地して使用するため、回路素子相互間
の分離は全く不要となる。
対してソース接地となるようにそれぞれ共通領＋
−域であるＮ形基板１１｝よびＮ形半導体
領域１２を通常接地して使用するため、回路素子相互間
の分離は全く不要となる。
このためＳＩＴＬＶＣ．＄？いては構造的に非常に簡単
な構成となり高い集積度が得られる。
な構成となり高い集積度が得られる。
ここでＳＩＴＬの性能に影響を与える因子とし＋て、Ｎ
形領域１２とＰ形領域１３ａとにより形成されるソース
●ゲート間容量Ｃｓｇと、Ｎ＋形領域１４とにより形成
されるドレイン●ゲート間容量Ｃｄｇとがあげられる。
形領域１２とＰ形領域１３ａとにより形成されるソース
●ゲート間容量Ｃｓｇと、Ｎ＋形領域１４とにより形成
されるドレイン●ゲート間容量Ｃｄｇとがあげられる。
論理回路装置としての性能を示す指数である消費電力と
伝幡遅延時間との積はその容量に比例するため、低電流
動作領域に｝ける上記積の値を小さくするには上記２つ
の容量ＣｓｇとＣｄｇを極力小さくする事が必要である
。しかしながら従来のＳＩＴＬ構造に｝いては、１１Ｌ
のような他の論理素子に比較すれば高い集積度、小さい
容量を有しているとはいえ、第１図ａに示したようＫゲ
ート領域１３ａがドレイン領域１４を包囲するように形
成されているため、現在の写真製版技術の精度上の制約
によりその容量を減らすのには限度がある。
伝幡遅延時間との積はその容量に比例するため、低電流
動作領域に｝ける上記積の値を小さくするには上記２つ
の容量ＣｓｇとＣｄｇを極力小さくする事が必要である
。しかしながら従来のＳＩＴＬ構造に｝いては、１１Ｌ
のような他の論理素子に比較すれば高い集積度、小さい
容量を有しているとはいえ、第１図ａに示したようＫゲ
ート領域１３ａがドレイン領域１４を包囲するように形
成されているため、現在の写真製版技術の精度上の制約
によりその容量を減らすのには限度がある。
したがつて、本発明の目的はソース・ゲート間容量訃よ
びドレイン・ゲート間容量を減らすことにより論理素子
としての性能を向上させることが可能な静電誘導形半導
体倫理回路装置を提供するものである。
びドレイン・ゲート間容量を減らすことにより論理素子
としての性能を向上させることが可能な静電誘導形半導
体倫理回路装置を提供するものである。
このような目的を達成するため、本発明は従来ドレイン
領域を完全に包囲するように形成していたゲート領域の
大部分を絶縁膜に置き換え、本来のゲート領域は上記ド
レイン領域の直下に必要最小限の小面積として設けるよ
うにするもので、以下実施例を用いて詳細に説明する。
領域を完全に包囲するように形成していたゲート領域の
大部分を絶縁膜に置き換え、本来のゲート領域は上記ド
レイン領域の直下に必要最小限の小面積として設けるよ
うにするもので、以下実施例を用いて詳細に説明する。
第２図Ａ，ｂ｝よびＣは本発明に係る静電誘導形半導体
論理回路装置の一実施例を示し、ａは平面図、ｂはＡＯ
Ａ，Ａ′間断面図、ｃはａのＢ−Ｂ′間断面図を示して
いる。
論理回路装置の一実施例を示し、ａは平面図、ｂはＡＯ
Ａ，Ａ′間断面図、ｃはａのＢ−Ｂ′間断面図を示して
いる。
＋
同図に｝いて、２１はＮ形半導体基板、２２はその主面
にエビタキシヤル成長法により形成されたＮ形領域、２
６ｂはＮ形領域２２に選択的に形成された帯状のＰ形領
域、２６ａはこの帯状のＰ形領域２６ｂと相対する帯状
の第１部分ａとＰ形領域２６ｂから遠ざかる方向の帯状
をなした第２部分ｂとからなり、かつ上記Ｎ形領域２２
に選択的に形成されたＰ形領域、２７はＰ形領域２６ａ
よりも浅く、かつ上記第２部分ｂの大部分と交差するよ
うに上記Ｎ形領域２２に選択的Ｋ形成されたＮ一形領域
、２５はＰ形領域２６＋ａ訃よびＮ形領域２７の端部と
接触レこれらの領域を包囲するように上記領域２６ａよ
りも深く形成された絶縁膜、２８ａ，２８ｂ，２８ｃは
＋それぞれ酸化膜層２３に窓開けしてＮ形領域２８、Ｐ
形領域２６ａＮＰ形領域２６ｂ上に各々形成した金属電
極である。
にエビタキシヤル成長法により形成されたＮ形領域、２
６ｂはＮ形領域２２に選択的に形成された帯状のＰ形領
域、２６ａはこの帯状のＰ形領域２６ｂと相対する帯状
の第１部分ａとＰ形領域２６ｂから遠ざかる方向の帯状
をなした第２部分ｂとからなり、かつ上記Ｎ形領域２２
に選択的に形成されたＰ形領域、２７はＰ形領域２６ａ
よりも浅く、かつ上記第２部分ｂの大部分と交差するよ
うに上記Ｎ形領域２２に選択的Ｋ形成されたＮ一形領域
、２５はＰ形領域２６＋ａ訃よびＮ形領域２７の端部と
接触レこれらの領域を包囲するように上記領域２６ａよ
りも深く形成された絶縁膜、２８ａ，２８ｂ，２８ｃは
＋それぞれ酸化膜層２３に窓開けしてＮ形領域２８、Ｐ
形領域２６ａＮＰ形領域２６ｂ上に各々形成した金属電
極である。
以上の構成に｝いて、Ｐ形領域２６ｂ，Ｎ形領域２２、
Ｐ形領域２６ａはＰＮＰ形トランジス＋夕を構成し、Ｎ
形領域２７、Ｐ形領域２６ａ，Ｎ形領域２２は静電誘導
形トランジスタを構成する。
Ｐ形領域２６ａはＰＮＰ形トランジス＋夕を構成し、Ｎ
形領域２７、Ｐ形領域２６ａ，Ｎ形領域２２は静電誘導
形トランジスタを構成する。
本実施例による構造を第１図の従来構造と比較した場合
、ドレイン領域を包囲するように形成していたゲート領
域の大部分を絶縁膜で置き換え、本来のゲート領域はド
レイン領域の直下に必要最小限の面積〔上記第２部分ｂ
に相当〕として設けた点が異つている。
、ドレイン領域を包囲するように形成していたゲート領
域の大部分を絶縁膜で置き換え、本来のゲート領域はド
レイン領域の直下に必要最小限の面積〔上記第２部分ｂ
に相当〕として設けた点が異つている。
そして、このようなＳＩＬＴｌ構造は第３図に示すよう
な製造方法により得られる。以下工程順に説明する。工
程〔Ａ〕 （第３図ａ） 低担抗率、例えば０．０１〜０．０２Ω？程度のＮ１形
半導体基板２１として例えばシリコンウエハを 二用意
臥その片方の主面にエピタキシヤル成長法によＶ）Ｎ形
半導体領域２２を形成する。
な製造方法により得られる。以下工程順に説明する。工
程〔Ａ〕 （第３図ａ） 低担抗率、例えば０．０１〜０．０２Ω？程度のＮ１形
半導体基板２１として例えばシリコンウエハを 二用意
臥その片方の主面にエピタキシヤル成長法によＶ）Ｎ形
半導体領域２２を形成する。
この領域２２の不純物濃度は比較的低濃度に、例えば１
０１３〜１０１５／（１７７１３程度に選ぶのが望まし
い。な｝上記基板２１としては、高抵抗率例えば１０二
〜２０Ω？程度のシリコンウエハを用意し、その＋一部
に低抵抗率のＮ形半導体領域を選択拡散法により形成し
たものを代りに用いても良い。
０１３〜１０１５／（１７７１３程度に選ぶのが望まし
い。な｝上記基板２１としては、高抵抗率例えば１０二
〜２０Ω？程度のシリコンウエハを用意し、その＋一部
に低抵抗率のＮ形半導体領域を選択拡散法により形成し
たものを代りに用いても良い。
次にＮ形半導体領域２２の一主面上に熱酸化法あるいは
ＣＶＯ去等によりシリコン酸化膜２３を形成し、、その
上にシリコン窒化膜２４を形成する。工程〔Ｂ〕 （第
３図ｂ） 周知の写真蝕刻技術によつて上記シリコン酸化膜２３訃
よびシリコン窒化膜２４の所定部分を除去し、残り部分
をマスクとしてＮ形領域２２の，−ー部分をエツチング
により除去する。
ＣＶＯ去等によりシリコン酸化膜２３を形成し、、その
上にシリコン窒化膜２４を形成する。工程〔Ｂ〕 （第
３図ｂ） 周知の写真蝕刻技術によつて上記シリコン酸化膜２３訃
よびシリコン窒化膜２４の所定部分を除去し、残り部分
をマスクとしてＮ形領域２２の，−ー部分をエツチング
により除去する。
工程〔Ｃ〕 （第３図ｃ）
半導体基板２１を酸化性雰囲気中で熱処理し、上述した
エツチングにより除去した部分に酸化膜２５を生成させ
る。
エツチングにより除去した部分に酸化膜２５を生成させ
る。
この酸化膜２５は十分Ｋ厚く形成させる。次にシリコン
窒化膜２４を除去する。工程〔Ｄ〕 （第３図ｄ）シリ
コン酸化膜２３の一部を除去Ｌ／ＳＳＩＴのゲートとな
るべきＰ形領域２６ａ｝よび横形ＰＮＰトランジスタの
エミツタとなるＰ形領域２６ｂを熱拡散法あるいはイオ
ン注入法により形成する。
窒化膜２４を除去する。工程〔Ｄ〕 （第３図ｄ）シリ
コン酸化膜２３の一部を除去Ｌ／ＳＳＩＴのゲートとな
るべきＰ形領域２６ａ｝よび横形ＰＮＰトランジスタの
エミツタとなるＰ形領域２６ｂを熱拡散法あるいはイオ
ン注入法により形成する。
ここで上記Ｐ形領域２６ａ｝よび２６ｂの平面パターン
は第２図ａに示すような形となる。すなわち、Ｐ形領域
２６ａの形状はＰ形領域２６ｂと相対する帯状の第１部
分ａと、Ｐ形領域２６ｂから遠ざかる方向の帯状をなし
た第２部分ｂとからなるように形成する。また厚い酸化
膜２５は、これらＰ形領域２６ａを三方から包囲するよ
うに形成する。工程〔Ｂ〕 （第３図ｅ） 既知の方法により、表面に再びシリコン酸化膜２３を形
成した後一部を除去してマスクと＋ ＳＩＴのドレインとなるべきＮ形領域２７を熱拡散法あ
るいはイオン注入法により形成する。
は第２図ａに示すような形となる。すなわち、Ｐ形領域
２６ａの形状はＰ形領域２６ｂと相対する帯状の第１部
分ａと、Ｐ形領域２６ｂから遠ざかる方向の帯状をなし
た第２部分ｂとからなるように形成する。また厚い酸化
膜２５は、これらＰ形領域２６ａを三方から包囲するよ
うに形成する。工程〔Ｂ〕 （第３図ｅ） 既知の方法により、表面に再びシリコン酸化膜２３を形
成した後一部を除去してマスクと＋ ＳＩＴのドレインとなるべきＮ形領域２７を熱拡散法あ
るいはイオン注入法により形成する。
すなわち、第２図ａのごとくＰ形領域２６ａよりも浅く
かつ上記第２部分Ｂの大部分と交差するような形状に形
成する。工程〔Ｆ〕 （第３図ｆ） シリコン酸化膜２３の一部分を周知の写真蝕刻技術によ
り除去してコンタクト窓を形成する。
かつ上記第２部分Ｂの大部分と交差するような形状に形
成する。工程〔Ｆ〕 （第３図ｆ） シリコン酸化膜２３の一部分を周知の写真蝕刻技術によ
り除去してコンタクト窓を形成する。
以下、コンタクト窓に対し例えば真空蒸着法によりアル
ミニユウム等を付着することによ虱第２図Ａ，ｂ，ｃの
ごとくエミツタ領域２６ｂ，ゲート領域２６ａ１ドレイ
ン領域２７に対し各電極２８ｃ，２８ｂ，２８ａを形成
することによりＳＩＴＬを完成する。第４図は本発明の
他の実施例を示すもので、特にドレイン・ゲート間容量
Ｃｄｇを減少させるための構造を示−ゲート領域２６ａ
とドレイン領域２７との間に絶縁膜２９、例えばシリコ
ン酸化膜を介在させるようにしたものである。
ミニユウム等を付着することによ虱第２図Ａ，ｂ，ｃの
ごとくエミツタ領域２６ｂ，ゲート領域２６ａ１ドレイ
ン領域２７に対し各電極２８ｃ，２８ｂ，２８ａを形成
することによりＳＩＴＬを完成する。第４図は本発明の
他の実施例を示すもので、特にドレイン・ゲート間容量
Ｃｄｇを減少させるための構造を示−ゲート領域２６ａ
とドレイン領域２７との間に絶縁膜２９、例えばシリコ
ン酸化膜を介在させるようにしたものである。
この実施例構造の場合、ドレイン領域２７のうち上記絶
縁膜２９直上Ｋ位置する部分２７ｂは多結晶半導体、例
えば多晶シリコンとなる。以上の説明から明らかなよう
に本発明によれば従来ドレイン領域を包囲するように形
成していたゲート領域の大部分を絶縁膜で置き換え、本
来のゲート領域はドレイン領域の直下に必要最小限の面
積として設けるようにしたため、実効的なチヤネル巾を
変えることなくドレイン・ゲート間容量Ｃｄｇ訃よびソ
ース●ゲート間容量Ｃｓｇを共に減少することができ、
これに伴なつて周波数特性の大巾な改善が図れるので論
理素子としての性能を向上させることができる。
縁膜２９直上Ｋ位置する部分２７ｂは多結晶半導体、例
えば多晶シリコンとなる。以上の説明から明らかなよう
に本発明によれば従来ドレイン領域を包囲するように形
成していたゲート領域の大部分を絶縁膜で置き換え、本
来のゲート領域はドレイン領域の直下に必要最小限の面
積として設けるようにしたため、実効的なチヤネル巾を
変えることなくドレイン・ゲート間容量Ｃｄｇ訃よびソ
ース●ゲート間容量Ｃｓｇを共に減少することができ、
これに伴なつて周波数特性の大巾な改善が図れるので論
理素子としての性能を向上させることができる。
また本発明によればドレイン領域は厚い絶縁膜と接触す
る構造となつているため、ドレイン領域とゲート領域を
形成する際の写真製版技術のズレの許容範囲は広くとる
ことができ、製造工程Ｋ｝ける電気的特性のバラツキを
少なく抑えることができ、また歩留の向上を図ることも
できる優れた効果を有する。
る構造となつているため、ドレイン領域とゲート領域を
形成する際の写真製版技術のズレの許容範囲は広くとる
ことができ、製造工程Ｋ｝ける電気的特性のバラツキを
少なく抑えることができ、また歩留の向上を図ることも
できる優れた効果を有する。
第１図ａ訃よびｂは半導体論理回路装置の従来構造を示
す平面図面ち・よび断面図、第２図Ａ，ｂ，ｃは本発明
による静電誘導形半導体論理回路装置の一実施例構造を
示す平面図訃よび断面図、第３図ａ乃至ｆは第２図に示
す半導体装置の製造工程を示す断面図、第４図は本発明
の他の実施例構造を示す断面図である。 １１，２１・・・・・・Ｎ形半導体基板、１２，２２・
・・・・・Ｎ形エビタキシヤル成長領域、１３ａ，１３
ｂ，２６ａ，２６ｂ・・・・・・Ｐ形領域、１４，２７
・・・・・・Ｎ形領域、１５，２３・・・・・・シリコ
ン酸化膜、２４・・・・・・シリコン窒化膜、１６ａ，
２８ｂ・・・・・・ゲート電極、１６ｂ，２８ｃ・・・
・・・エミツタ電極、１６ｃ，２８ａ・・・・・・ドレ
イン電祝、２５・・・・・・厚いシリコン酸化膜、２７
ｂ・・・・・・多結晶シリコン２９・・・・・・絶縁膜
。
す平面図面ち・よび断面図、第２図Ａ，ｂ，ｃは本発明
による静電誘導形半導体論理回路装置の一実施例構造を
示す平面図訃よび断面図、第３図ａ乃至ｆは第２図に示
す半導体装置の製造工程を示す断面図、第４図は本発明
の他の実施例構造を示す断面図である。 １１，２１・・・・・・Ｎ形半導体基板、１２，２２・
・・・・・Ｎ形エビタキシヤル成長領域、１３ａ，１３
ｂ，２６ａ，２６ｂ・・・・・・Ｐ形領域、１４，２７
・・・・・・Ｎ形領域、１５，２３・・・・・・シリコ
ン酸化膜、２４・・・・・・シリコン窒化膜、１６ａ，
２８ｂ・・・・・・ゲート電極、１６ｂ，２８ｃ・・・
・・・エミツタ電極、１６ｃ，２８ａ・・・・・・ドレ
イン電祝、２５・・・・・・厚いシリコン酸化膜、２７
ｂ・・・・・・多結晶シリコン２９・・・・・・絶縁膜
。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形の第１領域と、この第１領域に選択的に
形成された帯状の第２導電形の第２領域と、この第２領
域よりも浅くかつその帯状部と交差するように上記第１
領域に選択的に形成された第１導電形の第３領域と、上
記第２領域および第３領域を包囲するように第２領域よ
りも深く形成された絶縁膜とを有して静電誘導形トラン
ジスタを構成したことを特徴とする静電誘導形半導体論
理回路装置。 ２ 第１導電形の第１領域と、この第１領域に選択的に
形成された帯状の第２導電形の第２領域と、この帯状の
第２領域と相対して上記第１領域に選択的に形成された
同じく帯状の第２導電形の第３領域と、この第３領域よ
りも浅くかつその帯状部と交差するように上記第１領域
に選択的に形成された第１導電形の第４領域と、上記第
３領域および第４領域を包囲するように第３領域よりも
深く形成された絶縁膜とを有し、上記第１領域、第３領
域および第４領域により静電誘導形トランジスタを構成
し、上記第１領域、第２領域および第３領域により接合
形トランジスタを構成したことを特徴とする静電誘導形
半導体論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53062526A JPS59981B2 (ja) | 1978-05-24 | 1978-05-24 | 静電誘導形半導体論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53062526A JPS59981B2 (ja) | 1978-05-24 | 1978-05-24 | 静電誘導形半導体論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54152986A JPS54152986A (en) | 1979-12-01 |
| JPS59981B2 true JPS59981B2 (ja) | 1984-01-10 |
Family
ID=13202708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53062526A Expired JPS59981B2 (ja) | 1978-05-24 | 1978-05-24 | 静電誘導形半導体論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59981B2 (ja) |
-
1978
- 1978-05-24 JP JP53062526A patent/JPS59981B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54152986A (en) | 1979-12-01 |
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