JPS6319870A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積回路、特に逆動作型の縦形バイポー
ラ型トランジスタを具える半導体集積回路において高速
動作を達成する技術に関するものである。

（従来の技術） 一般に高周波用または高速スイッチング用に適したバイ
ポーラ型トランジスタにおいては利得帯域幅積ｆＴを大
きくすることが望まれている。このｆ７を大きくするに
は素子寸法をできるだけ小さくすると同時に少数キャリ
アのベース走行時間を特に短縮する必要がある。現在、
シリコントランジスタの殆んどはプレーナ型であり、エ
ミッタおよびペースは不純物拡散によって形成されてい
る。この場合、エミッタの寸法が小さくなるとエミッタ
ーベース接合が曲面となり、実効的なペース走行時間は
単なるベース幅だけによっては決まらずに、コレクター
ペース接合の深さにも関係するようになる。したがって
ｒ、を改善するにはべ−ス幅の縮小と同時にコレクター
ベース接合深さも小さくすることが要求される。したが
って浅い拡散接合をいかにして実現するかが問題となる
。　　・しかし、ベース拡散層を浅くすると、それに伴
ってベース抵抗が大きくなってしまう。ベース拡散領域
が極端に浅くなってくるとベース抵抗はベース・コンタ
クトの端とエミッタ拡散領域との間の距離に依存するよ
うになり、ベース抵抗を下げるにはこの距離を零とする
ことが望ましい。しかし、エミッタ拡散領域を形成する
ときの拡散窓とへ一ス・コンタクト・ホールとの位置関
係はフォトエツチング技術で決まり、現在用いられてい
る光による位置合せ技術では前記の距離を零とすること
は不可能である。このようなベースおよびエミッタの位
置合せ誤差は素子の微細化に制限を与え、たちまち行き
詰りを生じてしまう。

さらにバイポーラ型論理素子であるＩ”Ｌ（Ｉｎｔｅｇ
ｒａｔｅｄＩｎｊｅｃｔｉｏｎ　Ｌｏｇｉｃ）を例にと
って見ると、従来の１”Ｌは第３図に示すような基本的
構造を有している。

このＩ”Ｌは、ｎ型不純物を高濃度でドープしたｎ゛゛
半導体基板１の上にｎ型エピタキシャル層２を堆積し、
このエビクキシャル層の主表面にキャリアを注入するた
めのＰ゛型型理導体層３Ｐ型半導体層４とを形成し、こ
のＰ型半導体層４の中にｎ型半導体層５を形成した構造
となっている。ｐ。

型半導体層３．　　ｐ型半導体層４およびｎ型半導体層
５にはそれぞれコンタクト６．７および８が設けられ、
ｎ゛゛半導体基板１は接地されている。このような構成
のＩ”Ｌにおいては、ｐ゛型型厚導体層３ｎ型エピタキ
シャルＮ２およびｐ型半導体層４を以って横形のｐｎｐ
　　）ランジスタが構成され、ｎ型エピタキシャル層２
．ｐ型半導体層４およびｎ型半導体層５を以って縦形の
ｎｐｎ　　）ランジスタが構成されている。この後者の
ｎｐｎ　　）ランジスタは通常のトランジスタに比ベニ
ミッタとコレクタとの位置関係が逆となっており、いわ
ゆる逆動作形の縦形トランジスタとなっている。また、
ｎ型エピタキシャル層２は横形のｐｎｐ　　トランジス
タのベースと縦形のｎｐｎ　　）ランジスタのエミッタ
とに共通になっており、またＰ型半導体層４はｐｎｐ　
　トランジスタのコレクタとｎｐｎ　　）ランジスタの
ベースとに共通となりでいる。このようなＩ”Ｌ構造に
おいては縦形ｎｐｎ　　）ランジスタが逆形となってい
るため、エミッタ・ベース接合面積がコレクタ・ベース
接合面積に比べてはるかに大きくなっているので、バイ
ポーラ素子本来の高速動作が十分に発揮されていない。

すなわち、ベース領域へのキャリアの注入はコレクタ領
域を取囲む広い面積のエミッタ領域全体から行なわれる
ため、実効的なベース幅が太き（なり、その結果１２Ｌ
の性能、とりわけスイッチングスピードを低下させると
いう欠点があった。

（発明が解決しようとする問題点） 上述したように従来の半導体集積回路においては、通常
のバイポーラトランジスタのエミッタ領域の周縁とベー
ス・コンタクト・ホールの端との間の距離を十分に接近
させることができないため、ベース抵抗を十分に低くす
ることができず、また！”Ｌではエミッタ・ベース接合
面積がコレクタ・ベース接合面積よりもはるかに大きく
なり、実効的なベース幅が大きくなってしまい、ベース
抵抗を十分に低くすることができない。したがって従来
の半導体集積回路においては少数キャリアのベース走行
時間が長くなり、スイッチング・スピードが低く、利得
帯域幅積ｆＴが小さい欠点がある。

したがって本発明の目的は、上述した従来の半導体集積
回路の欠点を除去し、通常のバイポーラトランジスタで
はベース・コンタクト・ホールとエミッタ領域またはＩ
”Ｌではベース・コンタクト・ホールとコレクタ領域と
を自己整合的に形成し、その結果双方の間の距離をほぼ
絶縁膜の膜厚に等しい距離まで接近させることができ、
ベース抵抗を下げることができるとともにエミッタ・ベ
ース接合面積とコレクタ・ベース接合面積との比を１に
近付けることによって実効的なベース幅を小さくするこ
とができ、動作速度の速い半導体集積回路を提供しよう
とするものである。

（問題点を解決するだめの手段および作用）本発明の半
導体集積回路は、畜不純物濃度を有する一導電型の半導
体基体と、この半導体基体の主表面に形成された低不純
物濃度の一導電型の第１半導体層と、この第１半ｍ体層
の主表面に形成された逆導電型の第２半導体層と、この
第２半導体粗の主表面に形成された一導電型の第３半導
体層と、前記第１半導体層の主表面からその内部に向け
て前記第３半導体層と接するとともに前記第２半導体層
から一定の間隔を保つように形成された凹部内に埋込み
形成された逆導電型の埋込半導体流域とを具え、前記一
導電型の第１半導体層と、逆導電型の第２半導体層およ
び埋込半導体領域と、一導電型の第３半導体層とで縦形
半導体素子を構成したことを特徴とするものである。

上述した本発明の半導体集積回路においては、逆導電型
の第２半導体層と接し、一導電型の第３半導体層から一
定の間隔を保って形成された凹部内に逆導電型の埋込半
導体領域を形成しているため、この埋込半導体領域に対
するコンタクト・ホールと第３半導体層とは自己整合的
に形成することができ、これらの間隔をほぼ絶縁膜の膜
厚まで接近させることができる。したがって、通常のバ
イポーラ・トランジスタにおいては第３半導体層を以っ
て構成されるエミッタ領域の周縁と第２半導体層と埋込
半導体領域とで構成されるベース領域に対するコンタク
ト・ホールの端との間の距離を著しく接近させることが
でき、ベース抵抗を小さくすることができる。また、Ｉ
”Ｌにおける逆動作形トランジスタのヘースは第２半導
体層と埋込半導体領域とで構成され、コレクタは第３半
導体層で構成されるのでエミッタ・ベース接合面積と、
コレクタ・ベース接合面積との比を１にきわめて接近さ
せることができ、したがって実効的なベース幅を小さく
することができる。その結果、本発明の半導体集積回路
によればベース走行時間を短かくすることができ、高速
動作が可能となる。

（実施例） 第１図（ａ）〜（ｉ）は本発明の半導体集積回路の一実
施例であるＩ２Ｌの順次の製造工程における状態を示す
断面図である。

先ず、第１図（ａ）に示すように、ｎ型不純物を高濃度
にドープしたｎ°型シリコン基板１１の上に、それより
もｎ型不純物濃度が低く、比砥抗が０．５〜１．０Ω−
ｃｍ程度の厚さ１〜５μｍ程度のｎ型シリコン・エピタ
キシャル層１２を堆積形成する。次にエピタキシャル層
１２の主表面上に厚さ約１００人の熱酸化膜１３を形成
し、さらにその上に厚さ約１０００人の耐酸化絶縁膜１
４を形成し、この耐酸化絶縁膜に選択的に開口を形成し
た様子を第１図（ａ）に示す。

次に、例えば１０００℃で約９〜１０気圧中でウェット
酸化を行ない、厚さ約１．０〜１．５μｍ程度の酸化膜
分離層１５を選択的に形成した後、前記熱酸化膜１３お
よび耐熱絶縁膜１４を除去した様子を第１図（ｂ）に示
す。

次に、ｎ型エピタキシャル層１２の主表面に約１０００
人の酸化膜１６を形成した後、ベース領域となるｐ型半
導体層１７を選択的に形成し、さらに、フォトエツチン
グ技術によって酸化膜１６に選択的に開口を形成し、さ
らにその上にｎ゛型多結晶シリコン膜１８を、例えば３
０００人の厚さに形成し、その上に、例えば６０００人
の厚さの第１　＜７）ＣＶＤ−５ｉＯｚ膜１９を形成し
、これらの膜１６．１８．１９を選択的にパターニング
した様子を第１図（ｃ）に示す。

次に、第２　ノＣＶＤ−５ｉＯｚ膜２０を、例えば約３
０００人の厚さに堆積し、熱処理を施し、この第２　Ｃ
ＶＤ−５ｉＯｚ膜を緻密にした後、その上に約３０００
人の厚さの多結晶シリコン膜２１を堆積した様子を第１
図（ｄ）に示す。

次に、ＣＣｌ４等のガスエッチャントを用いてリアクテ
ィブ・イオン・エツチングを行ない、多結晶シリコン膜
２１を異方性エツチングして、前記ｎ゛型型詰結晶シリ
コン膜８のパターンの側面に第２のＣＶＤ−５ｉＯ□膜
２０を介して自己整合的に多結晶シリコンのサイドウオ
ール２１ａを形成した様子を第１図（ｅ）に示す。

次に、例えばフレオンと水素とのガスエッチャントによ
るリアクティブ・イオン・エツチングを行ない、第２の
ＣＶＤ−５ｉＯ□膜２０を選択的にエツチングして開口
２０ａを自己整合的に形成した様子を第１図（ｆ）に示
す。この異方性エツチングの際に多結晶シリコンより成
るサイドウオール２０ａは自己整合用マスクとして作用
する。

次に例えばＣＣｌ４系のガスエッチャントを用いて、前
記第２　ＣＶＤ−５ｉＯ□膜２０の開口２０ａを経て、
エピタキシャル層１２を、その主表面から例えば１〜２
μｍ程度リアクティブ・イオン・エツチングを行なって
凹部１２ａを形成した様子を第１図（ｇ）に示す。

この場合、この凹部１２ａはｐ型半五体層１７と接する
ように形成する。また、第２　ＣＶＤ−５ｉＯ□膜２０
の側壁に存在していた多結晶シリコンのサイドウオール
２１ａは、このリアクティブ・イオン・エツチングの際
に第２　ＣＶＤ−５ｉＯｚ膜２０が腐食されるのを防ぐ
役目を果す。また、凹部１２ａの深さはｐ型半導体層１
７よりも下方に延在するようにする。

次に、２〜４μｍ程度の厚さの多結晶シリコンを堆積し
、再度ＣＣ１，系のガスエッチャントによるリアクティ
ブ・イオン・エツチングを行なって多結晶シリコンを選
択的に除去し、前記の凹部１２ａ内に多結晶シリコンを
埋込み、次いでここにｐ型不純物を多量にドープしてｐ
゛゛埋込半導体領域２２を形成した様子を第１図（ｈ）
に示す。また、このような処理中にｐ゛型多結晶シリコ
ン膜１８からｐ型不純物が下方へ拡散し、ｐ型半導体層
１７の表面にｎ゛型型半体体層２３形成される。このｎ
゛型型半体体層２３第２のＣＶＤ−５ｉＯ□膜２０をマ
スクとして自己整合的に形成されることになる。

最後に、Ａｌ−５ｉやＡｌ−５ｉ−Ｃｕ等の金属電極膜
２５および２６を選択的に形成した様子を第１図（ｉ）
に示す。ここで金属電極膜２５はｎ゛型型厚導体層２４
囲むｐ゛型型詰結晶シリコン領域２２対するものであり
、金属電極膜２６はｐ゛型型詰結晶シリコン領域２３対
するものである。

第２図は本発明の半導体集積回路の他の実施例の構成を
示す断面図である。本例において第１図に示した実施例
と同一の部分には同じ符号を付けて示す。本例では第１
図（ｇ）に示すようにエピタキシャル層１２の表面から
凹部１２ａを形成した後、ｐ゛型型詰結晶シリコン膜堆
積し、さらに熱処理を施してｐ゛型型詰結晶シリコン膜
らｐ型不純吻を拡散させ薄いｐ゛型型数散層２７よび２
８を形成する。その上に金属電極膜を約１μｍの厚さに
形成し、それをパターニングした後、ｐ゛型型詰結晶シ
リコンパターニングして表面まで延在するｐ゛゛埋込半
導体領域２２および２３を形成する。すなわち、本例で
はｐ゛゛埋込半導体領域２２．２３は引出し電極として
も作用することになる。

（発明の効果） 上述した本発明の半導体集積回路により実現したＩ２Ｌ
においては横形ρｎｐ　　）ランジスクのエミッタ、ベ
ースおよびコレクタがそれぞれｐ゛゛埋込半導体領域２
３．エピタキシャル層１２およびρ゛゛埋込半導体領域
２２で構成され、縦形のｎｐｎ　）ランジスタのエミッ
タ、ベースおよびコレクタがそれぞれエピタキシャル層
１２．ｐ型半導体層１７とｐ゛゛埋込半導体領域２２お
よびｎ゛型型厚導体層２４構成されることになる。この
場合、逆動作型の縦形ｎｐｎ　　）ランジスタのベース
は、所謂ベース活性領域（内部ベース）として作用する
ｐ型半導体層１７と、外部ベースとして作用し、内部ベ
ースを外部へ引き出すｐ゛゛埋込半導体領域２２とで構
成されることになり、それだけベース活性領域が占める
空間は少なくなる。しかも、このｐゝ型埋込半導体領域
を構成するρ゛型型詰結晶シリコン任意に高濃度とする
ことができ、ベース抵抗を下げることができる。また、
ｐ゛゛埋込半導体領域２２．２３を表面まで延在させる
場合にはそのまま引出し電極として使用することができ
る。

さらに、ベース活性領域が小さくなったため、縦形ｎｐ
ｎ　　）ランジスタのエミッタ・ベース接合面積と、コ
レクタ・ベース接合面積との比は１に近付くことになり
、実効的なベース幅を著しく小さくすることができる。

すなわち、本発明においては、外部ベース領域を構成す
るρ゛゛埋込半導体領域２２を、コレクタを構成するｎ
゛型型厚導体層２４対して絶縁膜２０を介して自己整合
的に形成することができるので、ベース・コンタクト・
ホールの端とコレクタとの間の距離は、はぼ絶縁膜の膜
厚まで接近させることができ、しかもｐ゛゛埋込半導体
領域はｐ゛型型詰結晶シリコンように比抵抗の小さいも
ので構成できるのでベース抵抗を下げることが可能とな
り、またベースへのキャリアの注入はコレクタ領域直下
からのみとなり、電流増幅率が大きく、スイッチングス
ピードの速い半導体集積回路を実現することができる。

【図面の簡単な説明】

第１図（ａ）〜（ｉ）は本発明の半導体集積回路の一実
施例であるＩ”Ｌの順次の製造工程における構造を示す
断面図、 第２図は本発明の半導体集積回路によるＩ”Ｌの他の実
施例を示す断面図、 第３図は従来のＩ”Ｌの基本的構成を示す断面図である
。 １１・・・ｎ゛゛半導体基板（半導体基体）１２・・・
ｎ型エピタキシャル層（第１半導体層）１Ｇ・・・酸化
膜 １７・・・ｐ型半導体層（第２半導体層）１８・・・ｎ
゛型多結晶シリコン膜 １９−・・第１　（７）ＣＶＤ−３ｉＯ２膜２０・・・
第２　（７）ＣＶＤ−Ｓｉ（ｈ膜２２．２３・・・ｐ゛
゛埋込半導体領域２４・・・ｎ゛゛半導体層（第３半導
体層）２５．２６・・・金属電極膜　２７　、２８・・
・ｐ゛型型数散層第２ 図３図 、０　　　　　　　　　　　　　　　　（Ｊ１〇−

Claims (1)

1. 【特許請求の範囲】 １、高不純物濃度を有する一導電型の半導体基体と、 この半導体基体の主表面に形成された低不 純物濃度の一導電型の第１半導体層と、 この第１半導体層の主表面に形成された逆 導電型の第２半導体層と、 この第２半導体層の主表面に形成された一 導電型の第３半導体層と、 前記第１半導体層の主表面からその内部に 向けて前記第２半導体層と接するとともに前記第３半導
   体層から一定の間隔を保つように形成された凹部内に埋
   込み形成された逆導電型の埋込半導体領域とを具え、 前記一導電型の第１半導体層と、逆導電型 の第２半導体層および埋込半導体領域と、一導電型の第
   ３半導体層とで縦形半導体素子を構成したことを特徴と
   する半導体集積回路。