JPH061811B2 - 半導体集積回路の製造方法 - Google Patents

Description

【発明の詳細な説明】 (イ)産業上の利用分野 本発明はＮＰＮトランジスタのｈ_FE制御を容易ならしめ
た、イオン注入による抵抗素子を組み込んだ半導体集積
回路の製造方法に関する。

(ロ)従来の技術 バイポーラ型ＩＣは、コレクタとなる半導体層表面にベ
ース・エミッタを２重拡散して形成した縦型のＮＰＮト
ランジスタを主体として構成されている。その為、前記
ＮＰＮトランジスタを製造するベース及びエミッタ拡散
工程は必要不可欠の工程であり、コレクタ直列抵抗を低
減する為の高濃度埋込層形成工程やエピタキシャル層成
長工程、各素子を接合分離する為の分離領域形成工程や
電気的接続の為の電極形成工程等と並んでバイポーラ型
ＩＣを製造するのに欠かせない工程（基本工程）であ
る。

一方、回路的な要求から他の素子、例えばＰＮＰトラン
ジスタ、抵抗、容量、ツェナーダイオード等を同一基板
上に組み込みたい要求がある。この場合、工程の簡素化
という点から可能な限り前記基本工程を流用した方が好
ましいことは言うまでもない。しかしながら、前記ベー
ス及びエミッタ拡散工程はＮＰＮトランジスタの特性を
最重要視して諸条件が設定される為、前記基本工程だけ
では集積化が困難な場合が多い。そこで、基本的なＮＰ
Ｎトランジスタの形成を目的とせず、他の素子を組み込
む為もしくは他素子の特性を向上することを目的として
新規な工程を追加することがある。例えば前記エミッタ
拡散によるカソード領域とでツェナーダイオードのツェ
ナー電圧を制御するアノード領域を形成する為のＰ⁺拡
散工程、ベース領域とは比抵抗が異る抵抗領域を形成す
る為のＲ拡散工程やインプラ抵抗形成工程、ＭＯＳ型よ
りも大きな容量が得られる窒化膜容量を形成する為の窒
化膜形成工程、ＮＰＮトランジスタのコレクタ直列抵抗
を更に低減する為のコレクタ低抵抗領域形成工程等がそ
れであり、全てバイポーラＩＣの用途や目的及びコスト
的な面から検討して追加するか否かが決定される工程
（オプション工程）である。

上記オプション工程を利用して形成したインプラ抵抗を
第３図に示す。同図において、(1)はＰ型半導体基板、
(2)はＮ⁺型埋込層、(3)Ｎ型エピタキシャル層、(4)はＰ
⁺型分離領域、(5)はアイランド、(6)はＮＰＮトランジ
スタのＰ型ベース領域、(7)及び(8)はＮＰＮトランジス
タのＮ⁺型エミッタ領域及びコレクタコンタクト領域、
(9)はイオン注入による高比抵抗の抵抗領域、(10)はベ
ース拡散で形成したコンタクト領域である。

そして、第３図のインプラ抵抗は例えば特公昭５７−２
１８２号公報に記載されている如く、エミッタ拡散の後
で形成していた。

(ハ)発明が解決しようとする問題点 しかしながら、エミッタ領域(7)形成後に抵抗領域(9)を
形成すると、ＮＰＮトランジスタのｈ_FE（電流増幅率）
をコントロールする熱処理は抵抗領域(9)形成後に行わ
なければならない。すると、抵抗領域(9)用のフォトエ
ッチングの前に行う数百℃の熱処理がエミッタ領域(7)
を拡散させる為、ＮＰＮトランジスタのｈ_FEのばらつき
が大きく、そのコントロールが難しい欠点があった。

また、インプラ抵抗を追加したか否かでエミッタ領域
(7)の熱処理条件を変える必要がある為、機種別の工程
管理が必要であり、管理の共通化ができない欠点があっ
た。

(ニ)問題点を解決するための手段 本発明は斯上した欠点に鑑みてなされ、分離領域形成に
利用した酸化膜を除去した後エピタキシャル層(23)表面
に新たに薄い酸化膜(27)を形成する工程と、この酸化膜
(27)を貫通してボロン(B)をイオン注入することにより
抵抗領域(29)とＮＰＮトランジスタのベース領域(30)を
形成する工程と、ＮＰＮトランジスタのエミッタ領域(3
5)形成用のリン(P)を選択的に拡散し、直ちにＮＰＮト
ランジスタのｈ_FEコントロールの為の熱処理工程を行う
ことを特徴とする。

(ホ)作用 本発明によれば、イオン注入による抵抗領域(9)を形成
した後にＮＰＮトランジスタのエミッタ拡散を行うの
で、エミッタ領域(35)形成以後の余分な熱処理を排除す
ることができる。また、新たな薄い酸化膜(27)を使用し
てイオン注入を行うので、抵抗領域(9)及びベース領域
(30)表面のデプリートが殆ど無く、両者を高精度に制御
することができる。

(ヘ)実施例 以下、本発明の一実施例を図面を参照しながら詳細に説
明する。

先ず第１図Ａに示す如く、Ｐ型のシリコン半導体基板(2
1)の表面にアンチモン(Sb)又はヒ素(As)等のＮ型不純物
を選択的にドープすることによってＮ⁺型埋込層(22)を
形成し、周知の気相成長法によって基板(21)全面に厚さ
５〜１０μｍのＮ型エピタキシャル層(24)を積層する。

次に第１図Ｂに示す如く、エピタキシャル層(23)表面か
らボロン(B)を選択的に拡散することによって、埋込層
(22)を夫々取囲むようにエピタキシャル層(23)を貫通す
るＰ⁺型の分離領域(24)を形成する。分離領域(24)で囲
まれたエピタキシャル層(23)が夫々の回路素子を形成す
る為のアイランド(25)となる。本工程のボロン(B)のド
ライブインは酸化性雰囲気内で行う為、エピタキシャル
層(23)表面には膜厚５０００〜８０００Åの厚い酸化膜
(26)が形成される。

次に第１図Ｃに示す如く、前記厚い酸化膜(26)を１０％
ＨＦ溶液等によって完全に除去し、エピタキシャル層(2
3)表面を露出する。その後再度熱酸化を行い、エピタキ
シャル層(23)表面に膜厚が数百〜１０００Å程度の新た
な薄い酸化膜(27)を形成する。エピタキシャル層(23)表
面にはボロン(B)のデポジット時に形成された段差が残
っているので、薄い酸化膜(27)表面にも前記段差が表れ
る。その為、以後のマスク合せを行うことができる。

次に第１図Ｄに示す如く、エピタキシャル層(23)表面の
酸化膜(27)上にポジ又はネガ型のフォトレジストをスピ
ンオン塗布・露光し、現像することによって所望形状の
１回目レジストパターン(28)を形成する。その後レジス
トパターン(28)をマスクとしてボロン(B)を選択的に酸
化膜(27)を貫通させてイオン注入し、２つのアイランド
(25)表面に同一不純物濃度を有する２つのイオン注入領
域を形成する。(29)が抵抗領域、(30)がＮＰＮトランジ
スタのベース領域となり、この段階のボロン(B)のドー
ズ量はインプラ抵抗に求める比抵抗に応じて設定され
る。また、この段階でのボロン(B)のドライブインはま
だ行わない。

次に第１図Ｅに示す如く、１回目のレジストパターン(2
8)上にネガ型レジストを塗布し、現像・露光することに
よって２回目のレジストパターン(31)を形成する。２回
目レジストパターン(31)は１回目のレジストパターン(2
8)より遮へい部分を小さく形成する。その為、２回目の
レジストパターン(31)の開孔部分に酸化膜(27)の表面と
１回目レジストパターン(28)のエッジ部分が露出するこ
とになる。２回目のレジストパターン(31)の一部分(32)
は抵抗領域(29)の両端を除く酸化膜(27)表面を直接覆
い、抵抗領域(29)のコンタクト部分だけを露出する。

そして、エピタキシャル層(23)表面から前回の工程で形
成した１回目のレジストパターン(28)を再びマスクとし
てボロン(B)を酸化膜(27)を貫通させてイオン注入す
る。ＮＰＮトランジスタのベース領域(30)にはボロン
(B)が重ねてイオン注入されるので、この段階でベース
領域(30)の不純物濃度を決めるように２回目のイオン注
入のドーズ量が決定される。同時に、抵抗領域(29)の両
端にもベース領域(30)と同じ不純物濃度を有する電極配
設用のコンタクト領域(33)が形成される。コンタクト領
域(33)の間の抵抗領域(29)は２回目レジストパターン(3
1)の一部分(32)で覆われているので、２回目のボロン
(B)がイオン注入されない。その為、２回目レジストパ
ターン(31)の一部分(32)で覆われた部分の不純物濃度は
１回目のイオン注入により設定された不純物濃度がその
まま残り、この領域がインプラ抵抗の抵抗値を実質的に
決定する領域となる。

次に第１図Ｅに示す如く、１回目及び２回目のレジスト
パターン(28)(31)を除去して酸化膜(27)表面を露出し、
その上に常圧ＣＶＤ法等の技術によって膜厚数千ÅのＣ
ＶＤ酸化膜(34)を堆積して形成する。その後、非酸化性
の雰囲気内で基板(21)全体に１０００℃程度の熱処理を
加えることによりベース領域(30)を所定の深さまで拡散
する。この熱処理で前記ＣＶＤ酸化膜のアニールも行
う。抵抗領域(29)は濃度差があるので、ベース領域(30)
よりは浅く形成される。本工程は非酸化性の処理である
点と、前記ＣＶＤによる酸化膜形成時にエピタキシャル
層(23)表面が薄い酸化膜(27)で覆われているので、ベー
ス領域(30)と抵抗領域(29)表面の不純物のデプリートが
殆ど無い。その為、ベース領域(30)の不純物濃度と深さ
を高精度に制御性良く形成できると共に、イオン注入法
を利用した抵抗素子の高い精度を損うことが無い。ま
た、非酸化性雰囲気内での熱処理が可能なので、エピタ
キシャル層(23)表面に結晶欠陥を発生させない。

次に第１図Ｆに示す如く、ＮＰＮトランジスタのベース
領域(30)表面とアイランド(25)表面の酸化膜(34)を開孔
し、この酸化膜(34)をマスクとしてリン(P)をデポジッ
トし、リングラス(PSG)膜を除去する。その後全面にノ
ンドープ又はリンドープの酸化膜(34)を堆積し、基板(2
1)全体に熱処理を加えることによってリン(P)をドライ
ブインし、ＮＰＮトランジスタのエミッタ領域(35)とコ
レクタコンタクト領域(36)を形成する。本工程のドライ
ブインによってＮＰＮトランジスタのｈ_FE（電流増幅
率）をコントロールする。

次に第１図Ｇに示す如く、酸化膜(34)の所定部分をエッ
チング開孔してコンタクトホールを形成した後、エピタ
キシャル層(23)全面に周知の蒸着又はスパッタ技術によ
りアルミニウム層を形成し、このアルミニウム層をパタ
ーニングすることによって各領域上に電極(37)を配設す
る。

上述した製法により形成したインプラ抵抗の平面図は第
２図の如くになる。同図において、(25)はアイランド、
(29)は抵抗領域、(33)はコンタクト領域、(38)はコンタ
クトホール、そして(32)は第１図Ｅにおける２回目レジ
ストパターン(31)の一部分の形状を示す。抵抗領域(29)
の線幅とコンタクト領域(33)の大きさは第１図Ｄの１回
目のレジストパターン(28)によって既に決定されるの
で、このインプラ抵抗の抵抗値はコンタクト領域(33)間
の距離では無く２回目レジストパターン(31)の一部分(3
2)が覆う抵抗領域(29)の長さで決まる。その為、本実施
例ではコンタクト孔(38)の大きさを抵抗領域(29)の線幅
以下とすることによってコンタクト領域(33)の不純物濃
度の変化による抵抗値の変動が最も少い構造とし、この
構造とすることにより２回目レジストパターン(31)の一
部分(32)の側端部(39)をコンタクト領域(33)の側端部(4
0)と一致させてある。その為、インプラ抵抗の占有面積
を最も小さくできると共に、マスクずれによる抵抗値の
変動を殆ど無視できる。

斯上した本願の製造方法によれば、エミッタ領域(35)形
成の前にイオン注入による抵抗領域(29)の形成を行うの
で、エミッタ領域(35)形成用のリン(P)をデポジットし
た後余分な熱処理を配置すること無く直ちにＮＰＮトラ
ンジスタのｈ_FEコントロールの為のドライブインへ移行
することができる。その為、ＮＰＮトランジスタのｈ_FE
（電流増幅率）のばらつきが少く、インプラ抵抗を組み
込んだことによるｈ_FEコントロールの難しさを解消でき
る。また、インプラ抵抗を組み込む込まないにかかわら
ずエミッタ領域(35)の熱処理条件を一本化できるので、
機種別の工程管理が容易になる。

そして更に本発明の製造方法によれば、分離領域(24)形
成時に生成される厚い酸化膜(26)を除去した後に改めて
薄い酸化膜(27)を付け直すので、この薄い酸化膜(27)を
貫通させてイオン注入を行うことができる。その為、厚
い酸化膜(26)を高精度にエッチング開孔する為のＲＩＥ
装置等の高価な機器を使用せずに済み、さらにエピタキ
シャル層(23)表面の結晶欠陥を防止できる。

また、ＣＶＤによる酸化膜(34)形成時に前記薄い酸化膜
(27)がエピタキシャル層(23)表面を覆うので、ベース領
域(30)及び抵抗領域(29)表面の不純物のデプリートが殆
ど無い。その為、イオン注入による精度を損うこと無く
高比抵抗の抵抗素子を作り込むことが可能であると共に
ベース領域(30)をも高精度に制御することができる。さ
らに表面濃度の低下が無いので、ベース領域(30)の不純
物濃度を２００〜４００Ω／□と比較的低く設定するこ
とによりｈ_FEのばらつきを更に抑えることも可能であ
る。

(ト)発明の効果 以上説明した如く、本発明によればエミッタ領域(35)の
デポジット工程以後直ちにＮＰＮトランジスタのｈ_FEコ
ントロールの為の熱処理工程に移行できるので、インプ
ラ抵抗をオプションデバイスとして追加したことによる
ＮＰＮトランジスタのｈ_FEのばらつきが殆ど無い、その
コントロールが極めて容易な半導体集積回路の製造方法
を提供できる利点を有する。また、エミッタ領域(35)の
熱処理条件を一本化できるので、機種別の工程管理を簡
略化でき、さらには異る機種のウェハーを同一拡散炉内
で熱処理するといった多機種少量生産が可能になる利点
をも有する。

そして本発明によれば、改めて形成した薄い酸化膜(27)
を利用して工程を進めるので、製造を容易にし且つ抵抗
領域(29)とベース領域(30)表面のデプリートを抑えるこ
とによって一層ｈ_FEの制御を容易ならしめる利点をも有
する。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｈは夫々本発明を説明する為の断面
図、第２図は本発明を説明する為の平面図、第３図は従
来例を説明する為の断面図である。 (21)はＰ型半導体基板、 (27)は薄い酸化膜、 (29)は
抵抗領域、 (30)はＮＰＮトランジスタのベース領域、
(33)はインプラ抵抗のコンタクト領域、 (35)はＮＰ
Ｎトランジスタのエミッタ領域である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】一導電型半導体基板の表面に逆導電型の複
   数個の埋込層を形成する工程、 前記基板の上に逆導電型のエピタキシャル層を形成する
   工程、 前記エピタキシャル層を分離して複数個のアイランドを
   形成する工程、 前記エピタキシャル層表面に形成された厚い酸化膜を除
   去して前記エピタキシャル層表面を露出し、改めて前記
   エピタキシャル層表面に比較的薄い酸化膜を形成する工
   程、 前記薄い酸化膜の上に、第１のアイランド表面にはトラ
   ンジスタのベース領域を形成するための、第２のアイラ
   ンド表面には抵抗部分およびその両端のコンタクト部分
   とを有する抵抗素子を形成するための選択マスクを形成
   する工程、 前記比較的薄い酸化膜を通して一導電型の不純物のイオ
   ン注入を２回行う工程であって、前記２回のイオン注入
   のうち一方は前記抵抗部分の比抵抗を決定するドーズ量
   を、他方は前記一方のドーズ量と加算されて前記ベース
   領域の比抵抗を決定するようなドーズ量を有し、前記ベ
   ース領域の全面と前記抵抗領域のコンタクト部には前記
   一方と他方のイオン注入の両方を施し、前記抵抗領域に
   は前記一方のイオン注入のみを施す工程と、 前記一方と他方のイオン注入により注入された不純物を
   熱拡散することにより、前記ベース領域と前記抵抗素子
   とを同時に形成する工程と、 を具備することを特徴とする半導体集積回路の製造方
   法。