KR920004174B1 - 반도체 집적회로의 제조방법 - Google Patents

반도체 집적회로의 제조방법 Download PDF

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KR920004174B1 KR1019880015291A KR880015291A KR920004174B1 KR 920004174 B1 KR920004174 B1 KR 920004174B1 KR 1019880015291 A KR1019880015291 A KR 1019880015291A KR 880015291 A KR880015291 A KR 880015291A KR 920004174 B1 KR920004174 B1 KR 920004174B1
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깅유우 후지누마
데쓰야 구보다
가즈오 다께다
노부오 이도오
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산요 덴끼 가부시끼가이샤
이우에 사또시
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Abstract

내용 없음.

Description

반도체 집적회로의 제조방법
제 1a 도 내지 제 1f 도는 각각 본 발명의 제 1 의 실시예를 설명하기 위한 단면도.
제 2 도는 본 발명의 제 1 의 실시예를 설명하기 위한 평면도.
제 3 도 내지 제 4g 도는 각각 본 발명의 제 2 의 실시예를 설명하기 위한 단면도.
제 4 도는 본 발명의 제 2 의 실시예를 설명하기 위한 평면도.
제 5a 도 내지 제 5h 도는 각각 본 발명의 제 3의 실시예를 설명하기 위한 단면도.
제 6 도는 본 발명의 제 3 의 실시예를 설명하기 위한 평면도.
제 7a 도 내지 제 7h 도는 각각 본 발명의 제 4 의 실시예를 설명하기 위한 단면도.
제 8 도는 본 발명의 제 4 의 실시예를 설명하기 위한 평면도.
제 9a 도 내지 제 9f 도는 본 발명의 제 5 의 실시예를 설명하기 위한 단면도.
제 10 도는 본 발명의 제 5 의 실시예를 설명하기 위한 평면도.
제 11 도는 종래의 예를 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
121, 221, 321, 421, 521 : 기판 128, 228, 329, 428, 528, 529 : 저항영역
129, 229, 330, 429 : 베이스영역 135, 234, 335, 433 : 에미터 영역
본 발명은 이온 주입 방법에 의한 저항 소자를 편성한 반도체 집적 회로의 NPN 트랜지스터의 hFE 제어를 용이하게 한 제조 방법에 관한 것이다.
바이포우러형 IC는, 콜렉터로 되는 반도체층 표면에 베이스·에미터를 2중 확산시켜서 형성되어 있다. 그러므로, 전기의 NPN 트랜지스터를 제조하는 베이스 미처 에미터 확산공정은 필요 부가결의 공정이며, 콜렉터 직열 저항을 저감시키기 위한 높은 농도 매입층의 형성 공정이나 에피턱셜층 성장 공정, 각 소자를 접합 분리하기 위한 분리영역의 형성 공정이나 전기적 소자를 위한 전극의 형성 공정등과 나란히 바이포우러형 IC를 제조하는 데에 뺄 수 없는 공정(기본공정)이다.
한편, 회로적인 요구에서 다른, 소자 예로 PNP 트랜지스터, 저항, 용량 네저다이오우드 등을 동일한 기판위에 편성시키고자하는 요구가 있다. 이 경우, 공정의 간소화라는 점에서 가능한한 전기의 기본 공정을 유용한 편이 바람직한 것은 물론이다. 그러나, 전기의 베이스 및 에미터 확산 공정은 NPN 트랜지스터의 특성을 가장 중요시하여 여러 조건이 설정되기 때문에, 전기의 기본 공정만으로는 집적화가 곤란한 경우가 많다. 그래서, 기본적인 NPN 트랜지스터의 형성을 목적으로 하지 않으며 다른 소자를 편성시키기 위하여 또는, 다른 소자의 특성을 향상시키는 것을 목적으로 하여 신규한 공정을 추가하는 일이 있다. 예로, 전기의 에미터 확산에 의한 캐소우드 영역으로 제너 다이오우드의 제너 전압을 제어하는 애노우드 영역을 형성하기 위한 P+확산공정, 베이스 영역과는 비저항이 상이한 저항 영역을 형성하기 위한 R 확산 공정이나 인프러(infer) 저항 형성 공정, MOS형 보다도 큰 용량이 얻어지는 질화막 용량을 형성하기 위한 질화막 형성 공정, NPN 트랜지스터의 콜렉터의 직열저항을 또한 저감시키기 위한 콜렉터 저항형성의 공정이 그것이며 전체 바이포우러 IC의 용도나 목적 및 원가적인 면에서 검토하여 추가하느냐 아니냐가 결정되는 공정(업션 공정)이다.
상기의 업션 공정을 이용하여 형성한 인프러 저항을 제 11 도에 표시한다. 동일 도면에 있어서, (1)은 P형 반도체 기판, (2)는 N＋형 매입층, (3)은 시형 에피턱셜층, (4)는 P+형 매입층, (5)는 아이런드, (6)은 NPN 트랜지스터의 P형 베이스 영역(7) 및 (8)은 NPN 트랜지스터의 N＋형 에미터 영역 및 콜렌터 콘택트 영역, (9)는 이온주입에 의한 저항 영역, (10)은 베이스 확산으로 형성한 콘택트 영역이다.
그리고, 제 3 도의 인프러 저항은 예로 특공소 57-2182호 공보에 기재되어 있는 바와같이 에미터 확산의 후에서 형성하고 있다.
그러나, 에미터 영역(7) 형성후에 저항 영역(9)을 형성하면, NPN 트랜지스터의 hFE(전류 증폭율)을 콘트롤하는 열처리는 저항 영역(9) 형성후에 하지 않으면 안된다. 그러면, 저항 영역(9)용의 포토에칭인 전에 행하는 수백 ℃의 열처리가 에미터 영역(7)을 확산시키기 때문에, NPN 트랜지스터의 hFE의 분산이 크며, 그 콘트롤이 어려운 결점이 있었다.
또, 인프러 저항을 추가하였나 아닌가로 에미터 영역(7)의 열처리 조건을 변경할 필요가 있으므로, 기계종류별의 공정 관리가 필요하며 관리의 동일화를 할 수 없는 결점이 있었다.
본 발명은 상기와 같은 결점에 감안하여 된 것으로 에미터 확산에 앞서서 저항 영역(128)을 형성하는 공정과 베이스 영역(129)표면에 에미터 영역(133)을 형성하는 공정과 에미터 영역(133)형성 후 즉시 NPN 트랜지스터의 hFE콘트롤을 위한 열처리를 행하는 것을 특징으로 한다.
본 발명에 의하면, 이온 주입에 의한 저항 영역(128)을 형성한 후에 NPN 트랜지스터의 에미터 확산을 행함으로 에미터 영역(133)형성 이후의 나머지 열처리를 제거할 수 있다.
이하, 본 발명의 제 1 의 실시예를 도면을 참조하면서 상세히 설명한다.
먼저, 제 1a 도에 표시한 바와같이 P형 실리콘 기판(121)의 표면에 안티몬(Sb) 또는 비소(As)등의 N형 불순물을 선택적으로 도우프하여 N＋형 매입층(122)을 형성하고, 기판(121)전체면에 두께가 5-10μ의 N형의 에피턱셜층(123)을 적층시킨다.
다음에 제 1b 도에 표시한 바와같이, 에피턱셜층(123)표면에서 붕소(B)를 선택적으로 확산시키는 것에 의하여 매입층(122)을 각각 둘러 싸도록 에피턱셜층(123)을 관통하는 P+형의 분리 영역(124)을 형성한다.
분리 영역(124)으로 둘러싸인 에피턱셜층(123)이 각각의 회로소자를 형성하기 위한 아이런드(125)로 된다.
다음에 제 1c 도에 표시한 바와같이 에피턱셜층(123)표면의 산화막(126)위에 퍼지티브 또는 네거티브형의 레지스트패턴(127)을 형성하며, 산화막(126)을 제거하며 에피턱셜층(123)표면의 원하는 영역을 노출시킨다. 그후, 레지스트 패턴(127)을 마스크로서 또는 이것을 제거한 후의 산화막(126)패턴을 마스크로서 전체면에 붕소(B)를 이온 주입하며, 2개의 아이런드(125)표면에 동일한 불순물 농도의 2개의 확산 영역을 형성한다. (128)이 저항 영역, (129)가 NPN 트랜지스터의 베이스 영역으로 된다. 이 단계의 붕소(B)의 불순물 농도는 인프러 저항에 요구하는 비저항에 따라서 설정되며, 불순물의 드라이브잉은 또 행하여지지 않는다.
다음에 제 1d 도에 표시한 바와같이, 1회째 레지스트 패턴(127)의 위에 네거티브형 레지스트를 도포, 형상, 노광시키는 것에 의하여 재차 레지스트 패턴(130)을 형성한다.
2회째의 레지스트 패턴(130)은 1회째의 레지스트 패턴(127)에서 차폐부분을 작게하며, 산화막(126)패턴의 구멍을 뚫은 부분을 전번의 패턴보다 확대하여 노출시킨다. 그러므로, 2회째의 레지스트 패턴(130)의 구멍을 뚫은 부분에는 전의 공정에서 이온 주입한 영역의 표면과 1회째 레지스트 패턴(127)의 에지(edge)부분이 노출하게 된다. 2회째의 레지스트 패턴(130)의 일부분(131)은 저항 영역(128)의 양단을 제외하는 표면을 직접 덮으며, 저항 영역(128)의 콘택트 부분만을 노출시킨다.
그리고, 에피턱셜층(123)표면에서 전번의 공정으로 형성한 1회째의 레지스트 패턴(127)을 재차 마스크로서 붕소(B)를 이온 주입한다.
NPN 트랜지스터의 베이스 영역(129)에는 붕소(B)가 거듭 이온 주입됨으로, 이 단계에서 베이스 영역(129)의 불순물 농도를 결정하도록 2회째의 이온 주입의 다우스(douse)량이 결정된다. 동시에, 저항 영역(128)의 양단에도 베이스 영역(129)과 동일한 불순물 농도를 가지는 전극 배설용의 콘택트 영역(132)이 형성된다. 콘택트 영역(132)의 사이의 저항 영역(128)은 2회째 레지스트 패턴(130)의 일부분(131)로 덮어져 있으므로, 2회째의 붕소(B)가 이온 주입되지 않는다.
그러므로, 2회째 레지스트 패턴(130)의 일부분(131)으로 덮어진 부분의 불순물 농도는 1회째의 이온 주입에 의하여 설정된 불순물 농도가 그대로 남으면, 이 영역이 인프러 저항의 저항치를 실질적으로 결정하는 영역이 된다.
계속하여 1회째 및 2회째의 레지스트 패턴(127), (130)을 제거하며, 에피턱셜층(123)표면을 열산화막 또는 CVD산화막으로 덮은 동시에 기판(121)전체에 열처리를 가하는 것에 의하여 베이스 영역(129)을 소정의 깊이까지 확산시킨다.
또한, 베이스 영역(129)과 콘택트 영역(132)의 형성은 일반적으로 고체 또는 액체 소우스로부터의 선택확산 방법을 사용하는 것도 가능한 것이다. 그 경우는, 먼저 베이스 영역(129)을 소정의 깊이까지 확산시킨후, 재차 포토 에칭을 행하여서 저항영역(128)을 선택적으로 이온 주입하면 좋다.
다음에 제 1e 도에 표시한 바와같이, NPN 트랜지스터의 베이스 영역(129)표면의 산화막(126)을 구멍을 뚫으며, 이 산화막(126)을 마스크로서 인(P)를 데포지트하며, 글라스막을 제거한 후, 즉시 산화성 또는 비산화성 분위기내의 열처리를 가하며, 인(P)을 드라이브잉하는 것에 의하여 NPN 트랜지스터의 에미터영역(133)과 콜렉터 콘택트 영역(134)을 형성한다.
본 공정의 드라이브잉으로 NPN 트랜지스터의 hFE(전류증폭율)을 콘트롤한다.
다음에, 제 1f 도에 표시한 바와같이, 산화막(126)의 소정의 부분을 에칭 구멍을 뚫어 콘택트 호올을 형성한 후, 에피턱셜층(123) 전체면에 주지인 증착 또는 스퍼터 기술에 의하여 알미늄층을 형성하며, 이 알루미늄층을 패터닝하는 것에 의하여 각 영역위에 전극(135)을 배설한다.
상술한 제조방법에 의하여 형성한 인프러 저항의 평면도는 제 2 도와 같이 된다.
동일 도면에 있어서, (125)는 아이런드, (128)은 저항 영역, (132)는 콘택트 영역, (136)은 콘택트 호울, 그리고 (131)은 제 1d 도에 있어서의 2회째 레지스트 패턴(130)의 일부분의 형상을 표시한다. 저항 영역(128)의 선폭과 콘택트 영역(132)의 크기는 제 1c 도의 1회째의 레지스트패턴(127)에 의하여 이미 결정됨으로, 이 인프러 저항의 저항치는 콘택트 영역(132)사이의 거리는 아니며 2회째 레지스트 패턴(130)의 일부분(131)이 덮는 저항 영역(128)의 길이로 결정된다. 그러므로, 본 실시예에서는 콘택트 구명(136)의 크기를 저항 영역(128)이 선폭 이하로 하는 것에 의하여 콘택트 영역(132)의 불순물 농도의 변화에 의한 저항치의 변동이 가장 적은 구조로 하며, 이 구조로 하는 것에 의하여 2회째 레지스트 패턴(130)의 일부분(131)의 측단부(137)를 콘택트 영역(132)의 측단부(138)와 일치시키고 있다.
그러므로, 인프러 저항의 점유면적을 가장 작게할 수 있는 동시에, 마스크 빗나가는 것에 의한 저항치의 변동을 거의 무시할 수 있다.
이상과 같은 본원의 제조 방법에 의하면, 에미터 영역(133)형성인 전에 이온 주입에 의한 저항 영역(128)의 형성을 행함으로, 에미터 영역(133) 형성용의 인(P)을 디퍼거트한 후, 나머지 열처리를 배치하는 일이 없이 즉시 NPN 트랜지스터의 hFE 콘트롤을 위한 드라이브잉에 이행시킬 수 있다. 그러므로, NPN 트랜지스터의 hFE(전류 증폭율)의 분산이 적으며, 인프러 저항을 편성시킨 것에 의한 hFE 콘트롤의 어려움을 해소시킬 수 있다. 또, 인프러 저항을 편성한다 편성하지 않는다에 불구하고 에미터 영역(133)의 열처리 조건을 동일화할 수 있으므로, 기계종류별의 공정 관리가 용이하게 된다. 이하, 본 발명의 제 2 의 실시예를 도면을 참조하면서 상세히 설명한다.
본 실시예는, 베이스 영역(229) 및 저항 영역(228)형성용 불순물을 도입한 후에 표면에 CVD 산화막(233)으로 덮으면 이 상태로 드라이브잉을 행하는 것을 요지로 한다.
먼저 제 3a 도에 표시한 바와같이, P형의 실리콘 반도체 기판(221)의 표면에 안티몬(Sb) 또는 비소(As)등의 N형 불순물을 선택적으로 도우프하며 N＋형 매입층(222)을 형성하며, 기판(221)전체면에 두께가 5-10μ인 N형의 에피턱셜층(223)을 적층시킨다.
다음에 제 3b 도에 표시한 바와같이, 에피턱셜층(223)표면에서 붕소(B)를 선택적으로 확산시키는 것에 의하여, 매입층(222)을 각각 둘러싸도록 에피턱셜층(223)을 관통하는 P+형의 분리 영역(224)을 형성한다.
분리 영역(224)으로 둘러싸인 에피턱셜층(223)이 각각의 회로소자를 형성하기 위한 아이런드(225)로 된다. (226)은 산화막이다.
다음에 제 3c 도에 표시한 바와같이 에피턱셜층(223)표면의 산화막(226)위에 퍼지티브 또는 네거티브형의 레지스트 패턴(227)을 형성하며 드라이에칭등의 기술에 의하여 산화막(226)을 제거하여 에피턱셜층(223)표면의 원하는 영역을 노출시킨다.
그 후, 제지스트 패턴(227)을 마스크로서 붕소(B)를 이온 주입하며, 2개의 아이런드(225)표면에 동일한 불순물 농도의 2개의 확산 영역을 형성한다. (228)이 저항 영역(229)가 NPN 트랜지스터의 베이스 영역이 된다. 이 단계의 붕소(B)의 불순물 농도는 인프러 저항에 요구하는 비저항에 따라서 설정되며, 열처리는 또하지 않는다. 또한, 이온 주입시에는 레지스트 패턴(227)을 제거하여 산화막(226)의 패턴을 선택 마스크로 하여도 좋다.
다음에 제 3d 도에 표시한 바와같이, 1회째의 레지스트 패턴(227)위에 네거티브형 레지스트 패턴(227)위에 네거티브형 레지스트를 도포하며, 현상, 노광시키는 것에 의하여 네거티브형 레지스트 패턴(230)을 형성한다. 2회째의 레지스트 패턴(230)은 1회째의 레지스트패턴(227)에서 차폐부분을 작게하며, 산화막(226)패턴의 구멍을 뚫은 부분을 전회의 패턴보다 확대하여 노출시킨다. 그러므로 2회째의 레지스트 패턴(230)인 (230)의 구멍을 뚫는 부분에는 전의 공정에서 이온 주입한 영역의 표면과 1회째 레지스트 패턴(227)의 에지부분이 노출하게 된다.
2회째의 레지스트 패턴(230)의 일부분 (231)은 저항영역(228)의 양단을 제외한 표면을 직접 덮으면, 저항영역(228)의 콘택트 부분만을 노출시킨다.
그리고, 에피턱셜층(223)표면에서 전회의 공정에서 형성한 1회째의 레지스트 패턴(227)을 재차 마스크로서 붕소(B)를 이온 주입한다. NPN 트랜지스터의 베이스 영역(229)에는 붕소(B)가 거듭 이온 주입됨으로, 이 단계에서 베이스 영역(229)의 불순물 농도를 결정하도록 2회째의 이온 주입의 다우스량이 결정된다.
동시에, 저항 영역(228)의 양단에도 베이스 영역(229)과 동일한 불순물 농도를 가지는 전극 배선용의 콘택트 영역(232)이 형성된다. 콘택트 영역(232)의 사이의 저항 영역(228)은 2회째 레지스트 패턴(230)의 일부분(231)로 덮어져 있으므로, 2회째의 붕소(B)가 이온 주입되지 않는다. 그러므로, 2회째 레지스트 패턴(230)의 일부분(231)으로 덮어진 부분의 불순물 농도는 1회째의 이온 주입에 의하여 설정된 불순물 농도가 그대로 남으며, 이 영역이 인프러 저항의 저항치를 실질적으로 결정하는 영역으로 된다.
이 단계에서 불순물의 드라이브잉은 또 행하여지지 않는다.
다음에 제 3e 도에 표시한 바와같이, 1회째 및 2회째의 레지스트 패턴(227)(230)을 제거하여 불순물이 도입된 영역을 노출시키며, 상압 CVD 방법등의 기술에 의하여 에피턱셜층(223)전체면에 두께가 수천Å의 CVD 산화막(223)을 퇴적시켜서 형성한다. 이것으로 베이스 영역(229)과 저항 영역(228)의 표면이 CVD산화막(233)으로 덮어지게 된다.
그 후, 비산화성의 분위기내에서 기판(221) 전체에 1000℃정도의 열처리를 가하는 것에 의하여 베이스 영역(229)을 소정의 깊이까지 확산시킨다. 본 공정은 비산화성의 처리임으로 베이스 영역(229) 및 저항 영역(228)의 표면의 불순물 농도가 저하되지 않는다. 그러므로, 베이스 영역(229)의 불순물 농도와 깊이를 높은 정밀도로 제어성이 좋게 형성할 수 있는 동시에, 이온 주입 방법을 이용한 저항 소자의 높은 정밀도를 손상시키는 일이 없다. 또, 에피턱셜층(223) 표면에 직접 이온 주입하는 것에 의하여 발생하는 결정 결함이 억제됨으로, 전기의 결함에 의한 hFE의 분산도 적다. 이것은 열산화와 같은 산화성 분위기의 고온 처리가 아니며 CVD의 저온 처리임으로, CVD시의 800℃정도의 열처리에 의하여 전기의 결함이 어니일되기 때문이다.
다음에 제 3 도 F에 표시하는 바와같이 NPN 트랜지스터의 베이스 영역(229)표면과 아이런드(225)표면의 산화막(233)을 구멍을 뚫으며, 이 산화막(233)을 마스크로서 인(P)을 디퍼지트하여, 인 글라스 (PSG)막을 제거한다.
그 후, 전체면에 논도우프 또는 인도우프의 산화막(233)을 퇴적시키고, 기판(221)전체에 열처리를 가하는 것에 의하여 인(P)을 드라이브잉하며, NPN 트랜지스터의 에미터 영역(234)과 콜렉터 콘택트 영역(225)을 형성한다. 본 공정의 드라이브잉에 의하여 NPN 트랜지스터의 hFE(전류 증폭율)를 콘트롤한다.
다음에 제 3g 도에 표시한 바와같이, 산화막(233)의 소정부분을 에칭 구멍을 뚫어서 콘택트 호올을 형성한 후, 에피턱셜층(223)전체면에 주지의 증착 또는 스퍼터 기술에 의하여 알루미늄 층을 형성하여 이 알루미늄층을 패터닝하는 것에 의하여 각 영역위에 전극(236)을 배설한다.
상술한 제조 방법에 의하여 형성한 인프러 저항의 평면도는 제 4 도와 같이 된다. 동일 도면에 있어서, (225)는 아이런드(228)는 저항 영역(232)은 콘택트 영역, (237)은 콘택트 호울, 그리고 (231)은 제 3d 도에 있어서의 2회째 레지스트 패턴(230)의 일부분의 형상을 표시한다. 저항 영역(228)의 선폭과 콘택트 영역(232)의 크기는 제 3c 도의 1회째의 레지스트패턴(227)에 의하여 이미 결정됨으로, 이 인프러 저항의 저항치는 콘택트 영역(232) 사이의 거리는 아니며, 2회째 레지스트 패턴(230)의 일부분(231)이 덮는 저항 영역(228)의 길이로 결정된다. 그러므로 본 실시예에서는 콘택트 구멍(237)의 크기를 저항 영역(228)의 선폭 이하로 하는 것에 의하여 콘택트 영역(232)의 불순물 농도의 변화에 의한 저항치의 변동이 가장 적은 구조로 하며, 이 구조로 하는 것에 의하여 2회째 레지스트 패턴(230)의 일부분(231)의 측단부(238)를 콘택트 영역(232)의 측단부(239)와 일치시키고 있다. 그러므로, 인프러 저항의 점유 면적을 가장 작게 할 수 있는 동시에, 마스크 빗나가는 것에 의한 저항치의 변동을 거의 무시할 수 있다.
이상과 같은 본원의 제조 방법에 의하면, 에미터 영역(234)형성이전에 이온 주입에 의한 저항 영역(228)의 형성을 행함으로, 에미터 영역(234) 형성용의 인(P)을 디퍼지트한 후, 여분인 열처리를 배치하는 일이 없이 즉시 NPN 트랜지스터의 콘트롤을 위한 드라이브잉에 이행시킬 수 있다. 그러므로, NPN 트랜지스터의 hFE(전류 증폭율)의 분산이 적으며, 인프러 저항을 편성한 것에 의한 hFE콘트롤의 어려움을 해소시킬 수 있다. 또, 인프러 저항을 편성한다.
편성하지 않는다에 불구하고 에미터 영역(234)의 열처리 조건을 동일화할 수 있으므로 기계 종류별의 공정 관리가 용이하게 된다.
그리고, 또한 본 발명의 제조 방법에 의하면 베이스 확산시에 CVD 산화막(233)을 사용하였으므로 베이스 영역(229)표면의 불순물 농도의 저하가 없으며 베이스(229)를 높은 정밀도로 제어할 수 있다.
그러므로, 상기의 에미터 영역(234)의 콘트롤이 용이한점과 서로 어울러 한층 hFE 제어를 용이하게 한다. 또, 표면 농도의 저하가 없으므로, 베이스 영역(229)의 불순물 농도를 200-400/Ω□와 비교적 낮게 설정하는 것에 의하여, hFE의 분산을 또한 억제하는 것도 가능하다. 그리고 저항 영역(228)에 있어서도 표면농도의 저하가 없으므로, 이온 주입에 의한 정밀도를 손상시키는 일이 없어 높은 비저항의 저항소자를 만들어 넣을 수 있다. 이하, 본 발명의 제 3 의 실시예를 도면을 참조하면서 상세히 설명한다.
본 실시예는 에피턱셜층(232) 성장후에 표면을 초기에 산화시키며 이 산화막(237)을 활용하는 것에 의하여 공정수의 단순화를 도모하는 것을 요지로 한다.
먼저, 제 5a 도에 표시하는 바와같이, P형의 실리콘 반도체 기판(321)의 표면에 안티몬(Sb) 또는 비소(As)등의 N형 불순물을 선택적으로 도우프하는 것에 의하여 N+형 매입층(322)을 형성하며, 주지의 기상성장법에 의하여 기판(321)전체면에 두께가 45-10㎛의 N형 에피턱셜층(324)을 적층시킨다.
다음에 제 5b 도에 표시하는 바와같이, 에피턱셜층(323)표면에서 붕소(B)를 선택적으로 확산시키는 것에 의하여, 매입층(322)을 각각 둘러싸도록 에피턱셜층(323)을 관통하는 P+형의 분리 영역(324)을 형성한다.
분리 영역(324)으로 둘러싸인 에피턱셜층(323)이 각각의 회로 소자를 형성하기 위한 아이런드 (325)로 된다. 본 공정의 붕소(B)의 드라이브잉은 산화성 분위기내에서 행함으로, 에피턱셜층(323) 표면에는 막두께가 5000-8000Å의 두꺼운 산화막(326)이 형성된다.
다음에 제 5c 도에 표시하는 바와같이 전기의 두꺼운 산화막(326)을 10% HF 용액등에 의하여 완전히 제거하며, 에피턱셜층(323) 표면을 노출시킨다. 그 후, 재차 열산화를 행하여, 에피턱셜층(323) 표면에 막두께가 수백 내지 1000Å정도의 새로운 얇은 산화막(327)을 형성한다. 에피턱셜층(323)표면에는 붕소 (B)의 디퍼지트시에 형성된 단차가 남아 있으므로, 얇은 산화막(327)표면에도 전기의 단차가 나타난다. 그러므로, 이후의 마스크 맞추는 것을 행할 수 있다.
다음에 제 5d 도에 표시한 바와같이 에피턱셜층(323)표면의 산화막(327)위에 퍼지티브 또는 네거티브형의 포토레지스트를 스핀은 도포, 노광시키며, 현상하는 것에 의하여 원하는 형상의 1회째 레지스트 패턴(328)을 형성한다.
그 후, 레지스프 패턴(328)을 마스크로 붕소(B)를 선택적으로 산화막(327)을 관통시켜서 이온 주입하며, 2개의 아이린드(325)표면에 동일한 불순물 농도를 가지는 2개의 이온 주입 영역을 형성한다. (329)가 저항 영역, (330)이 NPN 트랜지스터의 베이스 영역이 되며, 이 단계의 붕소(B)의 다우스량은 인프러 저항에 요구하는 비저항에 따라서 설정된다. 또, 이 단계에서의 붕소(B)의 드라이브잉은 또 행하지 않는다.
다음에 제 5e 도에 표시한 바와같이, 1회째의 레지스트 패턴(328)위에 네거티브형 레지스트를 도포하며 현상, 노광시키는 것에 의하여 2회째의 레지스트 패턴(331)을 형성한다. 2회째 레지스트 패턴(331)은 1회째의 레지스트 패턴(328)보다 차폐부분을 작게 형성한다. 그러므로, 2회째의 레지스트 패턴(331)의 구멍이 뚫린 부분에는 산화막(327)의 표면과 1회째 레지스트 패턴(328)의 에지 부분이 노출하게 된다. 2회째의 레지스트 패턴(331)의 일부분(332)은 저항 영역(329)의 양단을 제외한 산화막(327)표면을 직접 덮으며, 저항 영역(329)의 콘택트 부분만을 노출시킨다.
그리고, 에피턱셜층(323)표면에서 전회의 공정으로 형성한 1 회째인 레지스트 패턴(328)을 재차 마스크로서 붕소(B)를 산화막(327)을 관통시켜서 이온 주입한다. NPN 트랜지스터의 베이스 영역(327)를 관통시켜서 이온 주입한다. NPN 트랜지스터의 베이스 영역(330)에는 붕소(B)가 거듭 이온 주입됨으로, 이 단계에서 베이스 영역(330)의 불순물 농도를 결정하도록 2회째의 이온 주입의 다우스량이 결정된다. 동시에, 저항 영역(329)의 양단에도 베이스 영역(330)과 동일한 불순물 농도를 가지는 전극 배설용의 콘택트 영역(333)이 형성된다. 콘택트 영역(333)의 사이의 저항 영역(329)는 2회째 레지스트 패턴(331)의 일부분(332)으로 덮어져 있으므로, 2회째의 붕소(B)가 이온 주입되지 않는다. 그러므로 2회째 레지스트 패턴(331)의 일부분(332)으로 덮어진 부분의 불순물 농도가 그대로 남으며, 이 영역이 인프러 저항의 저항치를 실질적으로 결정하는 영역이 된다.
이 단계에서의 불순물의 드라이브잉은 또 행하여지지 않는다.
다음에 제 5e 도에 표시한 바와같이, 1회째 및 2회째의 레지스트 패턴(328)(331)을 제거하여 산화막(327)표면을 노출시키고, 그 위에 상압 CVD 방법등의 기술에 의하여 막두께가 수천 Å의 CVD 산화막(334)을 퇴적시켜서 형성한다. 그 후, 비산화성의 분위기내에서 기판(321)전체에 1000℃정도의 열처리를 가하는 것에 의하여 베이스 영역(330)을 소정의 깊이까지 확산시킨다. 이 열처리로 전기의 CVD 산화막의 어니일도 행한다. 저항 영역(329)은 농도차가 있으므로, 베이스 영역(330)보다는 얕게 형성된다. 본 공정은 비산화성의 처리인점과, 전기의 CVD에 의한 산화막 형성시에 에피턱셜층(323)표면이 얇은 산화막(327)으로 덮어져 있으므로, 베이스 영역(330)과 저항 영역(329)표면의 디프리이트가 거의 없다. 그러므로, 베이스 영역(330)의 불순물 농도와 깊이를 높은 정밀도로 제어성이 좋게 형성할 수 있는 동시에, 이온 주입 방법을 이용한 저항소자의 높은 정밀도를 손상시키는 일이 없다. 또, 비산화성의 분위기내에서의 열처리가 가능함으로, 에피턱셜층(323)표면에 결정결함을 발생시키지 않는다.
다음에 제 5f 도에 표시한 바와같이, NPN 트랜지스터의 베이스 영역(330)표면과 아이런드(325)표면의 산화막(334)을 구멍 뚫으며, 이 산화막(334)를 마스크로서 인(P)을 디퍼지트하며 인글라스(PSG)막을 제거한다. 그 후, 전체면에 도우프 또는 인도우프의 산화막(334)을 퇴적시키며, 기판(321)전체에 열처리를 가하는 것에 의하여 인(P)을 드라이브잉하며, NPN 트랜지스터의 에미터 영역(335)과 콜랙터 콘택트 영역(336)을 형성한다. 본 공정의 드라이브잉에 의하여 NPN 트랜지스터의 hFE(전류 증폭율)을 콘트롤한다.
다음에 제 5g 도에 표시한 바와같이, 산화막(334)의 소정 부분을 에칭 구멍을
상술한 제조 방법에 의하여 형성한 인프러 저항의 평면도는 제 6 도와 같이 된다. 동일 도면에 있어서, (325)는 아이런드, (329)는 저항 영역, (333)은 콘택트 영역, (338)은 콘택트 호올, 그리고(332)는 제 5d 도에 있어서의 2회째 레지스트 패턴(331)의 일부분의 형상을 표시한다. 저항 영역(329)의 선폭과 콘택트 영역(333)의 크기는 제 5d도의 1회째의 레지스트 패턴(328)에 의하여 이미 결정됨으로, 이 인프러 저항의 저항치는 콘택트 영역(333)사이의 거리는 아니며 2회째 레지스트 패턴(331)의 일부분(332)이 덮는 저항 영역(329)의 길이로 결정된다.
그러므로, 본 실시예에서는 콘택트 구멍(338)의 크기를 저항 영역(329)의 선폭 이하로 하는 것에 의하여 콘택트 영역(333)의 불순물 농도의 변화에 의한 저항치의 변동이 가장 적은 구조로 하며, 이 구조로 하는 것에 의하여 2회째 레지스트 패턴(331)의 일부분(332)의 측단부(339)를 콘택트 영역(333)의 측단부(340)와 일치시켜 있다. 그러므로, 인프러 저항의 점유 면적을 가장 작게할 수 있는 동시에 마스크 빗나가는 것에 의한 저항치의 변동을 거의 무시할 수 있다.
이상과 같은 본원의 제조 방법에 의하면, 에미터 영역(335) 형성인전에 이온 주입에의한 저항 영역(329)의 형성을 행함으로, 에미터 영역(335)형성용 인(P)을 디퍼지트한 후, 필요이상인 열처리를 배치하는 일이 없이 즉시 NPN 트랜지스터의 hFE 콘트롤을 위한 드라이브잉에 이행시킬 수 있다.
그러므로, NPN 트랜지스터의 hFE(전류 증폭율)의 분산도 적으며 인프러 저항을 편성한 것에 의한 hFE 콘트롤의 어려움을 해소시킬 수 있다. 또, 인프러 저항을 편성한다, 편성하지 않는다에 불구하고 에미터 영역(335)의 열처리 조건을 동일화할 수 있으므로, 기계 종류별의 공정관리가 용이하게 된다.
그리고 또한 본 발명의 제조 방법에 의하면 분리 영역(324) 형성시에 형성되는 두꺼운 산화막(326)을 제거한 후에 개선시켜 얇은 막(327)을 바로잡음으로, 이 얇은 산화막(327)을 관통시켜서 이온 주입을 행할 수 있다. 그러므로, 두꺼운 산화막(326)을 높은 정밀도로 에칭 구멍을 뚫기 위한 RlE 장치등의 고가인 기기를 사용하지 않고 끝나며, 또한 에피턱셜층(323)표면의 결정 결함을 방지할 수 있다.
또, CVD에 의한 산화막(334)형성시에 전기의 얇은 산화막(327)이 에피턱셜층(323)표면을 덮으므로, 베이스 영역(330) 및 저항 영역(329)표면의 불순물의 디프리이트가 거의 없다.
그러므로 이온 주입에 의한 정밀도를 손상시키는 일이 없이 높은 비저항의 저항 소자를 만들어 넣는 것이 가능한 동시에 베이스 영역(330)까지도 높은 정밀도로 제어할 수 있다.
또한, 표면 농도의 저하가 없으므로, 베이스 영역(330)의 불순물 농도를 200-400
Figure kpo00002
/�와 비교적 낮게 설정하는 것에 의하여 hFE의 분산을 또한 억제하는 것도 가능하다.
이하, 본 발명의 제 4 의 실시예를 도면을 참조하면서 상세히 설명한다. 본 실시예는 베이스 영역(429)와 저항 영역(428)을 형성하는데에 있어서, 2회의 포토레지스트 공정을 편성시키는 것에 의하여 높은 정밀도의 포토레지스트 공정을 1회로 끝내도록 구성한 것을 요지로 한다.
먼저 제 7a 도에 표시함과 같이, P형의 실리콘 반도체 기판(421)의 표면에 안티몬(Sb)또는 비소(As)등의 형 불순물을 선택적으로 도우프하여 N+형 매입층(422)을 형성하며, 기판(421)전체면에 두께가 5-10μ인 N형의 에피턱셜층(423)을 적층시킨다.
다음에 제 7b 도에 표시한 바와같이, 에피턱셜층(423)표면에서 붕소(B)를 선택적으로 확산시키는 것에 의하여, 매입층(422)을 각각 둘러싸도록 에피턱셜층(423)을 관통하는 P+형의 분리 영역(424)을 형성한다. 분리 영역(424)으로 둘러싸인 에피턱셜층(423)이 각각의 회로 소자를 형성하기 위한 아이런드(425)로 된다.
다음에 제 7c 도에 표시한 바와같이, 열산화를 행하여 에피턱셜층(423)전체면에 산화막(426)을 형성하며, 스핀은 도포에 의하여 산화막(426)위에 퍼지티이브형의 포토레지스트를 도포, 계속하여 반사형 투영 방식 또는 축소 투영 조광 방식등의 1㎛이하의 포개서 합치는 정밀도를 가지는 노광 장치를 사용하여서 원하는 형상의 패턴을 구우며 현상하는 것에 의하여 1회째 레지스트 패턴(427)을 형성한다.
다음에 제 7d 도에 표시한 바와같이 리액티브(reactive) 이온, 에칭등의 드라이에칭으로 산화막(426)을 이방성(anisotropy) 에칭하는 것에 의하여 1회째 레지스트 패턴(427)에 대응하는 산화막(426) 패턴을 형성하며, 그 후 1회째 레지스트 패턴(427)을 제거 또는 잔존시킨 상태로 에피턱셜층(423)표면으로부터 1회째의 붕소(B)의 이온 주입을 행하는 것에 의하여 2개의 아이런드(425)표면에 동일한 불순물 농도를 가지는 저항 영역(428)과 NPN 트랜지스터의 베이스 영역(429)을 각각 형성한다.
1회째의 이온 주입은 비저항을 높게하는 측의 저항 영역(428)의 불순물 농도에 맞추어서 붕소(B)의 다우스량과 가속전압이 선택된다.
다음에 제 7e 도에 표시한 바와 같이 1회째의 레지스트 패턴(427)을 제거 또는 남긴 상태로 그 표면에 네거티브형의 포토 레지스트막을 스핀온 도포하며, 급번은 프럭시미티(proximity) 노광방식이나, 투영 노광방식에 의하여 원하는 형상의 패턴을 구우며, 현상하는 것에 의하여 2회째의 레지스트 패턴(430)을 형성한다. 2회째의 레지스트 패턴(430)은 1회째의 레지스트 패턴(427)보다 차폐부분을 작게하며, 산화막(426)패턴의 구멍을 뚫은 부분을 전회의 패턴보다 확대시켜 구멍을 뚫는다.
그러므로, 2회째의 레지스트 패턴(430)의 구멍을 뚫은 부분에는 전의 공정에서 이온 주입한 영역의 표면과 1회째 레지스트 패턴(427) 또는 산화막(426)패턴의 에지 부분이 노출되게 된다.
2회째의 레지스트 패턴(430)의 일부분(431)은 저항 영역(428)의 양단을 제외한 표면을 직접 덮으며 저항영역(428)의 콘택트 부분만을 노출시킨다.
다음에 제 7f 도에 표시한 바와같이, 에피턱셜층(423)표면에서 전회의 공정에서 형성한 1회째 레지스트패턴(427) 또는 산화막(426)패턴을 재차 마스크로서 2회째의 붕소(B)의 이온 주입을 행한다.
NPN 트랜지스터의 베이스 영역(429)에는 붕소(B)가 거듭 이온 주입됨으로, 이단계에서 비저항을 낮게하는 측 즉, 베이스 영역(429)의 불순물 농도를 결정하도록 2회째 이온 주입의 다우스량이 설정된다.
또, 베이스 영역(429)의 불순물 농도는 후에 형성하는 전극과의 오오미크콘택트이 행하는 것과 같은 불순물 농도로 하며, 그러므로, 저항 영역(428)의 양단에도 2회째의 이온 주입을 하는 것에 의하여 베이스 영역(429)과 동일한 불순물 농도를 가지는 전극 배설용의 콘택트 영역(432)을 형성한다. 콘택트 영역(432)인 사이의 저항 영역(428)은 2회째 레지스트 패턴(430)의 일부분(431)으로 덮어져 있으므로, 2회째의 붕소(B)가 이온 주입되지 않는다. 그러므로, 2회째의 레지스트 패턴(430)의 일부분(431)으로 덮어진 부분의 불순물 농도는 1회째의 이온 주입에 의하여 설정된 불순물 농도가 그대로 남으며, 이 영역이 인프러 저항의 저항치를 실질적으로 결정하는 영역이 된다. 또, 불순물 농도가 낮으므로 전술한 콘택트 영역(432)이 필요하게 된다.
그 후, 1회째 및 2회째 레지스트 패턴(427),(430)을 제거하며, 전체를 CVD의 산화막(426)으로 덮는 동시에 베이스 영역(429)을 일정한 깊이까지 확산시키는 열처리를 행한다.
또한, 2회째의 이온 주입의 단계에서 1회째 레지스트 패턴(427)의 유무는 불문하나, 남겨놓은 경우에는 에칭 공정이 1회 생략될 수 있는 이점과 산화막(426)의 막두께를 얇게할 수 있는 이점을 가진다.
다음에 제 7g 도에 표시한 바와같이, NPN 트랜지스터의 베이스 영역(429)표면과 아이런드(425)표면의 산화막(426)을 구멍을 뚫으며, 이 산화막(426)을 마스크로서 인(P)을 디퍼지트하며, 글라스막을 제거한 후, 즉시 산화성 또는 비산화성 분위기내의 열처리를 가하며, 인(P)을 드라이브잉하는 것에 의하여 NPN 트랜지스터의 에미터 영역(433)과 콜렉터 콘택트 영역(434)을 형성한다. 본 공정의 드라이브잉으로 NPN 트랜지스터의 HFE(전류 증폭율)을 콘트롤한다.
다음에 제 7h 도에 표시한 바와같이, 산화막(426)의 소정 부분을 에칭구멍을 뚫어서 콘택트호올을 형성한 후, 에피턱셜층(423) 전체면에 주지의 증착 또는 스퍼터기술에 의하여 알루미늄층을 형성하며, 이 알루미늄층을 패터닝하는 것에 의하여 각 영역위에 전극(435)을 배설한다.
상술한 제조방법에 의하여 형성한 인프러저항의 평면도는 제 8 도와 같이 된다. 동일도면에 있어서, (425)는 아이런드, (428)은 저항영역, (423)은 콘택트영역, (436)은 콘택트호올, 그리고 (431)은 제 7e 도에 있어서의 2회째 레지스트 패턴(430)의 일부분의 형상을 표시한다. 저항영역(428)의 선폭과 콘택트영역(432)의 크기는 제 7c 도의 1회째의 레지스트 패턴(427)에 의하여 이미 결정됨으로, 이 인프러저항의 저항치는 콘택트영역(432)사이의 거리는 아니며 2회째 레지스트 패턴(430)의 일부분(431)을 덮는 저항영역(428)의 길이로 결정된다. 그럼으로, 본 실시예에서는 콘택트구멍(436)의 크기를 저항영역(428)의 선폭 이하로 하는 것에 의하여 콘택트 영역(432)의 불순물농도의 변화에 의한 저항치의 변동이 가장 적은 구조로 하며, 이 구조로 하는 것에 의하여 2회째 레지스트 패턴(430)의 일부분(431)의 측단부(437)를 콘택트 영역(432)의 측단부(438)와 일치시키고 있다. 그럼으로, 인프러저항의 점유 면적을 가장 작게 할 수 있으며, 마스크 빗나가는 것에 의한 저항치의 변동을 거의 무시할 수 있는 동시에, 베이스영역(429)을 인프러저항과 동일한 높은 정밀도로 제조할 수 있다.
이상과 같은 본원의 제조방법에 의하면 에미터영역(433)형성인전에 이온주입에 의한 저항영역(428)의 형성을 행함으로, 에미터영역(433)의 형성용인 인(P)을 디퍼지트한 후 여분인 열처리를 배치하는 일이 없이 즉시 NPN 드라이브잉에 이행시킬 수 있다.
그럼으로, NPN 트랜지스터의 hFE(전류증폭율)의 분산이 적으며, 인프러저항을 편성한 것에 의한 hFE콘트롤의 어려움을 해소시킬 수 있다. 또 인프러저항을 편성한다 편성하지 않는다에 불구하고 에미터영역(433)의 열처리조건을 동일화할 수 있으므로, 기계종류별의 공정관리가 용이하게 된다.
그리고 또한, 본원은 베이스영역(429)까지도 이온주입으로 형성하며 저항영역(428)과 동일한 포토에칭정밀도로 형성할 수 있으므로 극히 제어성이 우수하다. 더구나, 저항영역(428)과 베이스영역(429)을 동시에 형성함으로 공정의 간소화를 도모할 수 있으며, 높은 정밀도의 공정이 한번으로 끝난다.
이하 본 발명의 제 5 의 실시예를 도면을 참조하면서 상세히 설명한다. 본 실시예는 베이스형성을 이용하는 것에 의하여 2개의 상이한 Rs(층저항)을 가지는 저항영역(528)(529)을 형성하는 것을 요지로 한다.
먼저 제 9a 도에 표시한 바와같이, P형의 실리콘반도체기판(521)의 표면에 안티온(Sb) 또는 비소(AS)등의 N형 불순물을 선택적으로 도우프하여 N+형 매입층(522)을 형성하며, 기판(521)전체면에 두께가 5-10μ인 N형의 에피턱셜층(523)을 적층시킨다.
다음에 제 9b 도에 표시한 바와같이, 에피턱셜층(523)표면으로부터 붕소(B)를 선택적으로 확산시키는 것에 의하여, 매입층(522)을 각각 둘러쌓도록 에피턱셜층(523)을 관통하는 P+형의 분리영역(524)을 형성한다. 분리영역(524)로 둘러쌓인 에피턱셜층(523)이 각각의 회로소자를 형성하기 위한 아이런드(525)로 된다.
다음에 제 5c 도에 표시한 바와같이, 열산화를 행하여 에피턱셜층(523)전체면에 산화막(526)을 형성하며, 스핀은 도포에 의하여 산화막(526)위에 피지티브형의 포토레지스트를 도포, 계속하여 반사형투영방식 또는 축소투영노광방식 등의 1μ 이하의 포게서 합치는 정밀도를 가지는 노광장치를 사용하여서 원하는 형상의 패턴을 구우며, 현상하는 것에 의하여 1회째의 레지스트 패턴(527)을 형성한다.
다음에 제 5d 도에 표시한 바와같이, 리액티브, 이온, 에칭 등의 드라이에칭으로 산화막(526)을 이방성에칭하는 것에 의하여 1회째 레지스트 패턴(527)에 대응하는 산화막(526)패턴을 형성하며 그 후 1회째 레지스트 패턴(527)을 제거 또는 잔존시킨 상태로 에피턱셜층(523) 표면에서 1회째의 붕소(B)의 이온주입을 행하는 것에 의하여 2개의 아이런드(525)표면에 동일한 불순물농도를 가지는 제 1과 제 2 의 저항영역(528)(529)를 각각 형성한다. 또한, 전위적인 문제가 없으면 2개의 저항영역(528)(529)은 동일한 아이런드(525)에 설치하여도 좋다. 1회째인 이온주입은 비저항을 높게 하는 측의 제 1 의 저항영역(528)의 불순물농도에 맞추어서 붕소(B)의 다우스량과 가속전압이 선택된다.
다음에 제 9e 도에 표시함과 같이, 1회째의 레지스트 패턴(527)을 제거 또는 남긴 상태로 그 표면에 네거티브형의 포토레지스트막을 스핀온 도포하며, 금번은 프럭시미티 노광방식이나 투영노광방식에 의하여 원하는 형상의 패턴을 구우며, 현상하는 것에 의하여 2회째인 레지스트 패턴(530)을 형성한다. 2회째의 레지스트 패턴(530)은 1회째의 레지스트 패턴(527)보다 차폐 부분을 작게하며, 산화막(526)패턴의 구멍을 뚫은 부분을 전회의 패턴보다 확대시켜서 구멍을 뚫는다. 그럼으로, 2회째의 레지스트 패턴(530)의 구멍을 뚫은 부분에는 전의 공정으로 이온주입한 영역의 표면과 1회째 레지스트 패턴(527) 또는 산화막(526)패턴의 에지부분이 노출하게 된다. 2회째의 레지스트 패턴(530)의 일부분(531)은 저항영역(528)의 양단을 제외한 표면을 직적 덮으며, 제 1 의 저항영역(528)의 콘택트부분만을 노출시킨다.
그리고 에피턱셜층(523)표면으로부터 전회의 공정에서 형성한 1회째 레지스트 패턴(527) 또는 산화막(526)패턴을 재차 마스크로서 2회째의 붕소(B)가 거듭이온주입됨으로, 이 단계에서 비저항을 낮게 하는 측, 즉 제 2의 저항영역(529)의 불순물농도를 결정하도록 2회째 이온 주입의 다우스량이 설정된다. 또 제 2 의 저항영역(529)의 불순물농도는 후에 형성하는 전급과의 오오미크콘택트가 행하도록 불순물농도로 하며, 그럼으로 제 1의 저항영역(529)과 동일한 불순물 농도를 가지는 전극 배설용의 콘택트 영역(532)을 형성한다. 콘택트영역(532)인 사이의 제 1 의 저항영역(528)은 2회째인 붕소(B)가 이온주입되지 않는다. 그럼으로, 2회째 레지스트 패턴(530)의 일부분(531)으로 덮어진 부분의 불순물농도는 1회째의 이온주입에 의하여 설정된 불순물농도가 그대로 남으며, 이 영역이 인프러저항의 저항치를 실질적으로 결정하는 영역이 된다. 또, 불순물농도가 낮으므로 전술한 콘택트영역(532) 필요하게 된다. 그후 1회째 및 2회째 레지스트 패턴(527)(530)을 제거하며, 전체를 CVD의 산화막(526)으로 덮는 동시에 콘택트영역(532)를 일정한 깊이에까지 확산시키는 열처리를 행한다. 또한 2회째의 이온주입의 단계에서 1회째 레지스트 패턴(527)의 유무를 불문하나, 남겨놓은 경우에는 에칭공정이 1회 생략되는 이점과 산화막(526)의 막두께를 얇게할 수 있는 이점을 가진다.
다음에 제 9f 도에 표시함과 같이, 제 1 과 제 2 의 저항영역(528)(529)의 양단에 산화막(526)을 구멍을 뚫은 콘택트호올을 설치하며, 에피턱셜층(523)전체면에 주지의 증착 또는 스퍼터기술에 의하여 알루미늄층을 형성한 후, 이 알루미늄층을 패터닝하는 것에 의하여 소정의 전극(533)을 배설한다.
상술한 제조방법에 의하여 형성한 제 1 의 저항영역(528)의 평면 또는 제 10도와 같이 된다. 동일도면에 있어서, (525)는 아이런드, (528)은 제 1 의 저항영역, (532)는 콘택트영역, (534)는 콘택트호올, 그리고(531)은 제 9d 도에 있어서의 2회째 레지스트 패턴(530)의 일부분의 형상을 표시한다. 제 1 의 저항영역(528)의 선폭과 콘택트영역(532)의 크기는 제 9c 도의 1회째의 레지스트 패턴(527)에 의하여 이미 결정됨으로, 이 인프러저항의 저항치는 콘택트영역(532) 사이의 거리는 아니며 2회째 레지스트 패턴(530)의 일부분(531)이 덮는 저항영역(528)의 길이로 결정된다. 그럼으로 본 실시예에서는 콘택트구멍(534)의 크기를 제 1 의 저항영역(528)의 선폭이하로 하는 것에 의하여 콘택트영역(532)의 불순물농도의 변화에 의한 저항치의 변동이 가장 적은 구조로 하며, 이 구조로 하는 것에 의하여 2회째 레지스트 패턴(530)의 일부분(531)의 측단부(535)를 콘택트 영역(532)의 측단부(536)와 일치시키고 있다. 그럼으로, 인프러저항의 점유면적을 가장 적게할 수 있으며, 마스크 빗나가는 것에 의한 저항치의 변동을 거의 무시할 수 있는 동시에 퍼지티브형 레지스트와 RIE에 의한 높은 정밀도의 1회째의 포토에칭의 정밀도를 손상시키는 일이 없다.
이상과 같은 본원의 제조방법에 의하면 1회째의 포토에칭을 높은 정밀도로 행하여 제 1 과 제 2 의 저항영역(528)(529)를 형성한 후, 1회째의 레지스트 패턴(527)을 그대로 이용하여 제 2의 저항영역(529)만에 2회째의 이온주입을 행함으로, 높은 정밀도의 비저항이 상이한 복수종류의 인프러저항을 간단히 편성할 수 있다. 더욱 높은 정밀도의 포토에칭을 2회 반복하지 않고 끝나므로 공정의 간소화와 원가절약을 도모할 수 있다.
이상 설명한 바와같이 본 발명에 의하면 인프러저항을 업션디바이스로서 추가한 것에 의한 NPN 트랜지스터의 hFE의 분산이 거의 없는, NPN 트랜지스터의 hFE의 콘트롤이 극이 용이한 반도체집적회로의 제조방법을 제공할 수 있는 이점을 가진다. 또, 에미터영역(133)의 열처리조건을 동일화할 수 있으므로, 기계종류별의 공정관리를 간소화 할 수 있으며, 또한 상이한 기계종류의 웨퍼를 동일한 확산로내에서 열처리한다는 많은 기계종류소량생산이 가능하게 되는 이점까지도 가진다.
그리고 또한 본원에 의하면 저항영역(128)과 베이스영역(129)을 동시에 형성함으로 공정의 간소화를 도모 할 수 있는 이점을 가진다.
본 발명의 제 2 의 실시예에 의하면, CVD 산화막(233)을 사용하는 것에 의하여 베이스영역(229)의 분산을 억제함으로, 상술한 에미터영역(234)의 제어성이 좋은점과 서로겹쳐 NPN 트랜지스터 hFE를 극히 높은 정밀도로 제어할 수 있는 이점을 가진다.
본 발명의 제 3 의 실시예에 의하면, 개선시켜 형성한 얇은 산화막(327)을 이용하여 공정을 진행함으로, 제조를 용이하게 하며 또한 저항영역(329)과 베이스영역(330)표면의 디프리이트를 억제하는 것에 의하여 한층 hFE의 제어를 용이하게 하는 이점까지도 가진다.
본 발명의 제 4 의 실시예에 의하면, 저항영역(428)과 베이스영역(429)을 동시에 형성함으로 공정의 간소화를 도모할 수 있는 동시에, 베이스영역(429)까지도 저항영역(428)과 동일한 높은 정밀도로 형성할 수 있으며, 또한 높은 정밀도의 포토에칭은 한번으로 끝나는 이점을 가진다. 그럼으로, 전기의 에미터영역(433)의 제어성이 좋은 점과 베이스영역(429)의 제어성의 좋은점에 의하여 보다 한층 NPN 트랜지스터의 제어성이 우수한 반도체장치의 제조방법을 제공할 수 있는 이점을 가진다.
본 발명의 제 5 의 실시예에 의하면 Rs(층저항)의 상이한 복수보종류의 높은 정밀도의 인프러저항을 효율이 좋게 제조할 수 있는 이점을 가진다.

Claims (1)

  1. 열전도형 반도체 기판의 원하는 영역에 역전도형 매입층을 형성하는 공정, 전기의 일전도형 반도체기판 위에 역도전형 에피턱셜을 형성하는 공정, 전기의 에피턱셜층을 분리하여 복수개의 아이런드를 형성하는 공정, 1개의 아이런드표면에 세로형 바이포우러 트랜지스터의 일전도형의 베이스영역을 형성하며 다른 아이런드표면에 이온주입방법에 의하여 전기의 베이스영역에서 낮은 불순물 농도의 저항 영역을 형성하는 공정, 전기의 에피턱셜층표면으로부터 역도전형의 불순물을 선택적으로 확산시키는 것에 의하여 전기의 세로형 바이포우러 트랜지스터의 에미터 영역을 형성하며 열처리하는 것에 의하여 전기의 세로형 바이포우터 트랜지스터의 hFE를 소정의 값으로 콘트롤하는 공정을 구비하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
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