JP3036770B2 - 半導体集積回路の製造方法 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体集積回路の製造方法に関し、特に工程
を簡略化し集積密度を大幅に向上させた半導体集積回路
の製造方法に関するものである。

（ロ）従来の技術 半導体集積回路は、高性能化、高機能化が進む中で、
高集積化が非常に重要なポイントとなっている。

例えばバイポーラトランジスタの構造や製造方法が
「最新LSIプロセス技術」工業調査会（1984年４月25日
発行）等に詳しく述べられている。

このバイポーラトランジスタ（１）は第２図の如く、
Ｐ型の半導体基板（２）上にＮ型のエピタキシャル層
（３）が積層され、この半導体基板（２）とエピタキシ
ャル層（３）の間には、N⁺型の埋込層（４）が形成され
ている。

またこの埋込層（４）の周囲には、前記エピタキシャ
ル層（３）表面から前記半導体基板（２）に到達された
P⁺型の分離領域（５）がある。この分離領域（５）は、
エピタキシャル層表面より一気に拡散しても良いし、第
２図の如く、上下分離法によって拡散しても良い。

また前記分離領域（５）によって、前記エピタキシャ
ル層（３）より成るアイランド（６）が形成され、この
アイランド（６）がＮ型のコレクタ領域と成る。またこ
のアイランド（６）内に形成されたＰ型のベース領域
（７）と、このベース領域（７）内に形成されたN⁺型の
エミッタ領域（８）と、前記コレクタとなるエピタキシ
ャル層が露出している領域に形成されたコレクタコンタ
クト領域（９）とがあり、また前記エピタキシャル層
（３）上に形成されたSiO₂膜のコンタクト孔を介して形
成された夫々の電極がある。

次にこのバイポーラトランジスタ（１）の製造方法に
ついて述べる。先ずＰ型の半導体基板（２）上に、SiO₂
膜を形成し、このSiO₂膜に埋込層（４）の拡散孔を形成
し、この拡散孔を介してアンチモンを前記半導体基板
（２）に拡散する第１の工程がある。

ここで第２図の場合、前記分離領域（５）は、上下分
離によって達成されているので、拡散孔を介してボロン
を前記半導体基板（２）に拡散し、P⁺型の下側拡散層
（10）も形成される。

次に前記半導体基板（２）表面にエピタキシャル層
（３）を積層し、このエピタキシャル層（３）にSiO₂膜
を形成する。このSiO₂膜は、ホトレジスト膜の塗布、マ
スク合わせ、露光およびエッチング等によって、分離領
域（５）の上側拡散領域（11）の拡散孔が形成され、こ
の拡散孔を介してボロンが拡散されて前記分離領域
（５）が形成される第２の工程がある。

続いて、再度ホトレジスト膜の塗布、マスク合わせ、
露光およびエッチング等によって、前記SiO₂膜に前記ベ
ース領域（７）の拡散孔を形成し、この拡散孔を介して
ボロンを拡散し、ベース領域（７）を形成する第３の工
程がある。

更に、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエッチング等によって、前記SiO₂膜にエミッタ
領域（８）およびコレクタコンタクト領域（９）の拡散
孔を形成し、この拡散孔を介してヒ素を拡散し、エミッ
タ領域（８）とコレクタコンタクト領域（９）を形成す
る第４の工程がある。

最後に、再度ホトレジスト膜の塗布、マスク合わせ、
露光およびエッチング等によって、前記SiO₂膜に前記エ
ミッタ領域（８）、ベース領域（７）およびコレクタコ
ンタクト領域（９）のコンタクト孔を形成し、例えばAl
蒸着して夫々の電極を形成する第５の工程がある。

（ハ）発明が解決しようとする課題 前述の第１乃至第５の工程によってバイポーラトラン
ジスタ（１）が達成される。しかし第２の工程、第３の
工程および第４の工程の拡散孔の形成位置は、マスク合
わせやエッチングにより設計値からのずれが生じる。

第２図では、上下分離領域（５）の上側拡散領域（1
1）の拡散深さおよびベース領域（７）の拡散深さを、
夫々４μｍおよび１μｍとすると、横方向へ夫々同程度
広がる。

またマスク合わせやエッチングによって第２図の破線
の如く、左側にずれてベース領域（７）が形成される事
がある。もちろん右および紙面に対して垂直方向にずれ
ても同様な事がいえる。この事を考えて、実際は矢印で
示した幅（約２μｍ）の余裕を設け、各拡散領域との接
触を防止している。従って両側で４μｍの余裕を、集積
化されるトランジスタの夫々に設定するため、集積度の
向上の障害となっていた。

しかもベース、エミッタ領域は、夫々、マスク合わ
せ、エッチングおよび拡散の工程を有しているので、工
程数が長く歩留りの低下を招いていた。

以上の説明は縦型のNPNトランジスタについて述べた
が、このトランジスタと同様な問題が、一緒に集積化さ
れる縦型のPNPトランジスタにも発生する。

つまり本発明の断面図である第１図Ｎを使って説明す
ると、前記PNPトランジスタを囲む上下分離領域（31）
の上側拡散領域（32）を形成した後、このPNPトランジ
スタ（26）を構成するエミッタ領域（52）やコレクタ取
り出し領域（50）の拡散孔を形成する。この時も前述と
同様にマスク合わせやエッチング工程等を経て形成する
ので、この拡散孔や拡散領域の形成位置が設計値からず
れてしまう。

本願は以上述べた如く、縦型のPNPトランジスタ（2
6）において発生する形成位置のずれを防止し、またこ
のPNPトランジスタ（26）と縦型のNPN型のトランジスタ
（21）が一緒に集積化されたものにおいて発生する形成
位置のずれを防止するものである。

（ニ）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、少なくとも一導
電型のエミッタ領域（52）を備えた縦型のトランジスタ
（26）を有する半導体集積回路の製造方法であって、 逆導電型の埋込層（29）、この埋込層（29）上に設け
られた一導電型の埋込層（30）およびベース領域となる
逆導電型のウェル領域（51）とを有する半導体層（28）
上に絶縁膜（61）を形成する工程と、 前記逆導電型の埋込層（29）を囲む予定の一導電型の
分離領域（31）および前記逆導電型のウェル領域（51）
周辺に位置する予定の一導電型のコレクタ取り出し領域
（50）に対応する前記絶縁膜（61）に不純物の導入孔
（62）を形成する工程と、 前記導入孔（62）を介して前記予定のコレクタ取り出
し領域（50）および前記分離領域（31）へ不純物を導入
する工程とで解決するものである。

また少なくとも一導電型のエミッタ領域（52）を有し
た縦型のトランジスタ（26）と、逆導電型のエミッタ領
域（39）を有した縦型のトランジスタ（21）とを有した
半導体集積回路の製造方法であって、 前記予定の一導電型のエミッタ領域（52）を有した縦
型のトランジスタおよび前記予定の逆導電型のエミッタ
領域（39）を有した縦型のトランジスタ（21）領域に設
けられる逆導電型の埋込層（29）、前記予定の一導電型
のエミッタ領域（52）を有した縦型のトランジスタ（2
6）に対応する埋込層（29）上に設けられる一導電型の
埋込層（30）およびベース領域となる逆導電型のウェル
領域（51）とを有する半導体層（28）上に絶縁膜（61）
を形成する工程と、 前記埋込層を囲む予定の一導電型の分離領域（31）、
前記予定の一導電型のエミッタ領域（52）を有した縦型
のトランジスタ（26）の前記ウェル領域（51）内に形成
予定の一導電型のエミッタ領域（52）、前記予定の一導
電型のエミッタ領域（52）を有した縦型のトランジスタ
（26）の前記ウェル領域周辺に形成予定の一導電型のコ
レクタ取り出し領域（50）および前記予定の逆導電型の
エミッタ領域（39）を有した縦型のトランジスタ（21）
のベース領域（38）に対応する前記絶縁膜（61）に不純
物の導入孔（62）を形成する工程と、 前記導入孔（62）を介してイオン注入し、前記分離領
域（31）、前記一導電型のエミッタ領域（52）を有した
縦型のトランジスタ（26）のエミッタ領域（52）、前記
一導電型のエミッタ領域（52）を有した縦型のトランジ
スタ（26）のコレクタ取り出し領域（50）および前記逆
導電型のエミッタ領域（39）を有した縦型トランジスタ
（21）のベース領域（38）を拡散する工程とを備えるこ
とで解決するものである。

（ホ）作用 前記縦型のPNPトランジスタ（26）に於いては、分離
領域（31）、コレクタ取り出し領域（50）およびエミッ
タ領域（52）に対応する絶縁膜（61）に、不純物の導入
孔（62）を一度に開孔するので、夫々の拡散領域の形成
位置が決定でき、従来設けていた形成位置のずれを無く
すことができる。従ってずれの対策のために設けた余裕
を省略できる。

一方、縦型のNPNトランジスタ（21）と縦型のPNPトラ
ンジスタ（26）が集積化される場合に於いては、前記NP
Nトランジスタ領域に形成される分離領域（31）および
ベース領域（38）に対応する絶縁膜（61）に、前記PNP
トランジスタ領域に形成される分離領域（31）、エミッ
タ領域（52）およびコレクタ取り出し領域（50）に対応
する絶縁膜（61）に不純物の導入孔（62）を一度に開孔
するので、夫々の拡散領域の形成位置が決定でき、従来
設けていた形成位置のずれを無くすることができる。従
って前述と同様に余裕を省略できる。

（ヘ）実施例 以下に本発明の実施例である半導体集積回路の製造方
法について説明して行き、ここでは縦型のNPN型の第１
のトランジスタ（21）、ラテラル型のPNP型の第２のト
ランジスタ（22）と縦型のNPN型の第３のトランジスタ
（23）で構成されるI²L（24）、ラテラル型のPNP型の第
４のトランジスタ（25）および縦型のPNP型の第５のト
ランジスタ（26）が集積化されたものについて説明して
行く。

先ず全体の構成を第１図Ｎを使って説明する。図の如
く、Ｐ型のシリコン基板（27）があり、この基板（27）
上にはＮ型の半導体層（28）（以下エピタキシャル層と
して説明して行く。）がある。このエピタキシャル層
（28）と前記基板（27）との間には、第１のトランジス
タ（21）、I₂L（24）、第４のトランジスタ（25）およ
び第５のトランジスタ（26）の領域に対応して夫々N⁺型
の埋込層（29）が形成されている。また第５のトランジ
スタ（26）に対応する前記N⁺型の埋込層（29）上には、
更にP⁺型の埋込層（30）が形成されている。

この埋込層（29）を囲み前記エピタキシャル層（28）
を貫通したP⁺型の上下分離領域（31）がある。この上下
分離領域（31）は上側拡散領域（32）下側拡散領域（3
3）とで構成され、この上側拡散領域（32）は前記エピ
タキシャル層（28）表面より下方向拡散され、前記下側
拡散領域（33）は前記基板（27）表面より上方向拡散さ
れて達成されている。またここでは本集積回路の高集積
化を達成するために、前記下側拡散領域（33）は実質的
に前記エピタキシャル層（28）表面近傍まで上方向拡散
されている。

従って前記上下分離領域（31）によって、図の左側よ
り第１乃至第４のアイランド（34），（35），（36），
（37）が形成される。

第１のアイランド（34）には、前記エピタキシャル層
（28）をコレクタとし、Ｐ型のベース領域（38）、N⁺型
のエミッタ領域（39）および前記ベース領域（38）内に
設けられたP⁺型のベースコンタクト領域（40）より成る
第１のトランジスタ（縦型のNPN型のトランジスタ）（2
1）がある。

第２のアイランド（35）には、ラテラル型のPNP型の
第２のトランジスタ（22）と縦型のNPN型の第３のトラ
ンジスタ（23）によりI²L（24）が少なくとも１つの組
込まれている。前記第２のトランジスタ（22）は、前記
Ｎ型のエピタキシャル層（28）をベースとし、P⁺型のエ
ミッタ領域（41）とP⁺型のコレクタ領域（第３のトラン
ジスタ（23）のベースコンタクト領域）（42）とにより
成り、前記エミッタ領域（41）はI²L（24）のインジェ
クタ領域となる。一方第３のトランジスタ（23）は、P⁺
型のウェル領域（43）をベース領域とし、前記エピタキ
シャル層（28）をエミッタ領域としている。またN⁺型の
拡散領域（44）をコレクタC₁、コレクタC₂としている。
更に前記P⁺型のベース領域は、ウェル領域（43）内の２
ケ所を除いて全面に拡散さてれいる。これは前記コレク
タ領域（44）を２つ作ったためであり、目的によってこ
の数は変動することができる。また前記P⁺型のインジェ
クタ領域（41）の反対側には、N⁺型のエミッタ取り出し
領域（45）およびN⁺型のエミッタコンタクト領域（46）
がある。

第３のアイランド（36）には、ラテラル型のPNP型の
第４のトランジスタ（25）が組込まれており、前記エピ
タキシャル層（28）をベースとし、このエピタキシャル
層（28）表面には、P⁺型のエミッタ領域（47）とこのエ
ミッタ領域（47）の周囲にP⁺型のコレクタ領域（48）が
ある。更にはN⁺型の拡散領域（49）があり、ベースコン
タクト領域として働く。

第４のアイランド（37）には、縦型のPNP型の第５の
トランジスタ（26）が組込まれている。前述した如く、
このアイランド（37）には、下からN⁺型の埋込層（29）
およびP⁺型の埋込層（30）が設けられており、このP⁺型
の埋込層（30）がコレクタ領域となる。またこのコレク
タ領域を取り出すために、前記エピタキシャル層（28）
表面から前記P⁺型の埋込層（30）へ到達するP⁺型のコレ
クタ取り出し領域（50）が設けられている。またこのコ
レクタ取り出し領域（50）で囲まれた領域には、N⁺型の
ウェル領域（51）が重畳されて拡散されており、このベ
ースとなるウェル領域（51）内に、P⁺型のエミッタ領域
（52）とN⁺型のベースコンタクト領域（53）が形成され
ている。尚、ここではN⁺型のウェル領域（51）が重畳さ
れているが、単にＮ型のエピタキシャル層（28）であっ
ても良い。

更に前記エピタキシャル層（28）表面には、シリコン
酸化膜等より成る絶縁膜（54）が形成され、コンタクト
孔を介して電極が形成されている。

図の左側より、順に説明すると、第１のアイランド
（34）にはコレクタ孔、ベース孔およびエミッタ孔が形
成され、コレクタ電極、ベース電極およびエミッタ電極
がこの孔を介して形成されている。第２のアイランド
（35）には、インジェクタ孔、ベース孔、コレクタ孔お
よびエミッタ孔が形成され、インジェクタ電極、ベース
電極、コレクタ電極およびエミッタ電極が形成されてい
る。第３のアイランド（36）には、エミッタ孔、コレク
タ孔およびベース孔が形成され、エミッタ電極、コレク
タ電極およびベース電極が形成されている。第４のアイ
ランド（37）には、コレクタ孔、エミッタ孔およびベー
ス孔が形成され、コレクタ電極、エミッタ電極およびベ
ース電極が形成されている。

以上本構成は、一層の電極により達成されているが、
回路によっては２層以上の電極により構成されても良
い。またダイオードや抵抗等も組込まれるが、ここでは
省略をする。

次に本発明である製造方法について説明をする。

先ず第１図Ａの如く、不純物濃度が10¹⁵atom/cm³程度
のＰ型シリコン半導体基板（27）の表面に熱酸化膜を形
成した後、N⁺型の埋込層（29）の形成予定領域を蝕刻し
た後、この開口部を介してＮ型の不純物であるアンチモ
ンやヒ素をドープする。

続いて第１図Ｂの如く、P⁺型の上下分離領域（31）の
下側拡散領域（33）および第５のトランジスタ（26）の
P⁺型の埋込層（30）の形成予定領域上の熱酸化膜を開口
し、この開口部を介してＰ型の不純物であるボロンをド
ープする。

ここではイオン注入によって達成しても良い。つまり
前工程で生じた熱酸化膜を除去し、再度約500Åの熱酸
化膜を形成し、ポジ型のマスクとなるレジストを塗布、
パターニングし、ボロンをイオン注入する。その後レジ
ストを除去し、熱処理を加えて拡散する。

次に、第１図Ｃの如く、前記半導体基板（27）上の熱
酸化膜を全て除去してから前記半導体基板（27）上に周
知の気相成長法によって比抵抗0.1〜５Ω・cmのＮ型の
エピタキシャル層（28）を２〜８μｍの厚さで形成す
る。この時は、先にドープした不純物は若干上下に拡散
されている。

次に第１図Ｄの如く、酸素雰囲気中で熱処理をし、前
記エピタキシャル層（28）表面に約500Åの熱酸化膜（6
0）を形成する。続いてネガ型のレジスト膜を全面に塗
布し、パターニングし、第５のトランジスタ（26）のN⁺
型のウェル領域（51）に対応するエピタキシャル層（2
8）表面にリンイオンを注入する。

本実施例ではN⁺型のウェル領域（51）を構成して説明
して行くが、基本的にはウェル領域（51）が無くても動
作する。この時は熱酸化膜（60）を形成した後、第１図
Ｅの工程へ移る。

次に第１図Ｅの如く、前記レジスト膜を除去した後、
再度ネガ型のレジスト膜を全面に塗布し、パターニング
し、前記第２のアイランド（35）内に形成予定のP⁺型の
ウェル領域（43）に対応するエピタキシャル層（28）表
面にボロンイオンを注入する。

次に、第１図Ｆの如く、温度約1000℃、数時間の熱酸
化によって、前記エピタキシャル層（28）表面に、熱酸
化膜を形成した後、この半導体基板全体を再度熱処理し
て、先にドープした不純物を再拡散する。

従って前記下側拡散領域（33）は、前記エピタキシャ
ル層（28）の約半分以上（実質的にエピタキシャル層
（28）の表面近傍）まで上方拡散される。また本工程に
よってエピタキシャル層（28）表面の熱酸化膜（61）は
数千Åの厚さまで成長し、この熱酸化膜（61）は、後述
のマスクと同様な働きを示す。ただし、前記熱酸化膜を
全て除去し、例えばシリコン窒化膜等を拡散マスクとし
て良いし、CVD法でシリコン酸化膜を形成しても良い。

またエピタキシャル層厚を従来にくらべ約半分以下に
すると、その分前記下側拡散領域（33）もシャロー化さ
れる。従って横方向の広がりを減少できる。

続いて、第１図Ｆの如く、前記第２のアイランド（3
5）内の第３のトランジスタ（23）のエミッタ取り出し
領域（45）に対応する前記絶縁膜（61）をエッチング
し、全面に拡散ソースとなるPoCl₃を塗布する。その後
熱処理をして、リンをエピタキシャル層（28）内に拡散
させる。その後PoCl₃を除去し、再度所定の深さになる
ように熱処理をする。

続いて、第１図Ｇの如く、予定の上下分離領域（31）
の上側拡散領域（32）、予定の第１のトランジスタ（2
1）のベース領域（38）、予定のI²L（24）では、第２の
トランジスタ（22）のエミッタ領域となるインジェクタ
領域（41）、第３のトランジスタ（23）のベースコンタ
クト領域（42）、予定の第４のトランジスタ（25）のエ
ミッタ領域（47）およびコレクタ領域（48）、予定の第
５のトランジスタ（26）のエミッタ領域（52）およびコ
レクタ取り出し領域（50）と対応する前記シリコン酸化
膜（61）に不純物の導入孔（62）を形成する。

ここではポジ型レジスト膜をマスクとし、ドライエッ
チングによって形成する。この後、エピタキシャリ層
（28）の露出している領域をダミー酸化して、ダミー酸
化膜を形成する。このダミー酸化膜は、後のイオン注入
工程によるエピタキシャル層（28）のダメージを減少
し、またイオンをランダムに分散して均一に注入するた
めに用いる。

続いて第１図Ｈの如く、前記予定の第１トランジスタ
（21）のベース領域（38）、前記予定のI²L（24）の第
２のトランジスタ（22）のエミッタ領域（41）および第
３のトランジスタ（23）のベースコンタクト領域（4
2）、前記予定の第４のトランジスタ（25）のエミッタ
領域（47）およびコレクタ領域（48）、前記予定の第５
のトランジスタ（26）のエミッタ領域（52）に対応する
前記導入孔（62）にマスク（63）を設け、不純物である
ボロンをイオン注入する。従って前記予定の上側拡散領
域（32）と第５のトランジスタ（26）の予定のコレクタ
取り出し領域（50）にボロンが注入される。

ここでは注入イオンのブロックが可能なレジスト膜、
いわゆるマスク（63）を全面に被覆した後、前記上側拡
散領域（32）に対応するマスク（63）を除去し、Ｐ型の
不純物であるボロンを所定条件で注入する。

本工程では、図の如くマスク（63）を開口部をシリコ
ン酸化膜（61）の導入孔（62）より大きく形成しても、
このシリコン酸化膜（61）がマスクとして働くので前記
導入孔（62）と前記予定の上側拡散領域（32）の形成位
置が一致することを示している。

続いて第１図Ｉの如く、前記マスクとして働くレジス
ト（63）を除去し、所定の条件で熱処理を行う。

従って前記上側拡散領域（32）は前記下側拡散領域
（33）へ到達する。前述の如く、前記下側拡散領域（3
3）は前記エピタキシャル層（28）表面の近傍まで上方
向へ拡散されるので、前記上側拡散領域（32）の拡散は
浅くすむ。そのため上側拡散領域（32）の横方向拡散を
防止できる。またコレクタ取り出し領域（50）はP⁺型の
埋込層（30）へ到達する。

続いて第１図Ｊの如く、前記全ての導入孔（62）に不
純物をイオン注入する。

ここでは導入孔（62）にマスクが形成されないので、
第１のトランジスタ（21）のベース領域（38）、第２の
トランジスタ（22）のエミッタ領域（41）、第３のトラ
ンジスタ（23）のベースコンタクト領域（42）、第４の
トランジスタ（25）のエミッタ領域（47）およびコレク
タ領域（48）、第５のトランジスタ（26）のエミッタ領
域（52）にボロンがイオン注入され、前記上側拡散量領
域（32）と前記第５のトランジスタ（26）のコレクタ取
り出し領域（50）は再度イオン注入される。

続いて、第１図Ｋの如く、予定の第１のトランジスタ
（21）のベース領域（38）内に形成予定のベースコンタ
クト領域（40）が少なくとも開孔される様に、マスクと
なるレジスト膜（64）を形成する。そしてボロンをイオ
ン注入している。

ここではベースコンタクト領域（40）を除いたベース
領域（38）に少なくともレジスト膜（64）を覆い、また
図で示されている導入孔（62）は全て開孔されている。
しかし夫々の不純物濃度を考慮して導入孔（62）の一部
をレジスト膜で覆っても良い。

本発明の特徴とする所は、第１図Ｇ乃至第１図Ｋで説
明した工程にある。

第１図Ｇの如く、第１のトランジスタ（21）のベース
領域（38）、第２のトランジスタ（22）のエミッタ領域
（41）、第３のトランジスタ（23）のベースコンタクト
領域（42）、第４のトランジスタ（25）のエミッタ領域
（47）およびコレクタ領域（48）、第５のトランジスタ
（26）のエミッタ領域（52）およびコレクタ取り出し領
域（50）、全ての上側拡散領域（32）に対応する導入孔
（62）を一度に形成し、この導入孔（62）によって形成
位置を決めているので、従来設けていた設計値からのず
れによる余裕を省略することができる。

特に第１のトランジスタ（21）では上側拡散領域（3
2）とベース領域（38）、第２のトランジスタ（22）で
は上側拡散領域（32）とエミッタ領域（41）、第４のト
ランジスタ（25）では上側拡散領域（32）とコレクタ領
域（48）、第５のトランジスタ（26）ではコレクタ取り
出し領域（50）とエミッタ領域（52）の間の余裕が不要
となり、平面的に縦、横の方向で余裕を除けるので、夫
々をセルサイズは小さくなり、結局チップサイズを小さ
くできる。またセルサイズを小さくできるので、大幅に
集積度を向上させることができる。

一方、第５のトランジスタ（26）である縦型のPNP型
のトランジスタでは、左右のコレクタ取り出し領域（5
0）間の距離を短くできるので、コレクタ抵抗を小さく
でき、V_CEの飽和電圧を小さくできる。

第１図Ｊの工程では、マスクを形成せずに拡散してい
たが、本願は分離領域（31）等上の導入孔にマスクを設
けても良い。

第１図Ｈで説明した様に、マスクの開口部を、前記導
入孔（62）よりやや大きくするだけで、精度良く拡散領
域（38）を決定できる。またここではマスクによって余
剰な不純物が分離領域（31）へ注入されるのを防止でき
る。

続いて第１図Ｌの如く、前記ホトレジスト膜（64）を
除去し、前記エピタキシャル層（28）上のシリコン酸化
膜（61）全てをエッチングする。その後、全面にノンド
ープのシリコン酸化膜、リンドープのシリコン酸化膜を
夫々数千Å積層し、全体の膜厚に差が生じないようにし
ている。これは、第１図Ｋで示したシリコン酸化膜（6
1）であると、予定の第１のトランジスタ（21）のエミ
ッタ領域（39）上のシリコン酸化膜（61）は、コレクタ
領域上のシリコン酸化膜より薄いため、コレクタコンタ
クト領域の導入孔が完全に開くまでには、エミッタ領域
（39）となるエピタキシャル層がエッチングされまたは
対応するシリコン酸化膜（61）のサイドエッチングがさ
れてしまうからである。そのために、前述の如く、膜厚
差を無くしてエミッタ領域（39）に対応するエピタキシ
ャル層のエッチングまたはエピタキシャル層上のシリコ
ン酸化膜のサイドエッチング量を減少している。

更に第１図Ｍの如く、ホトレジスト膜を形成し、異方
性エッチングによってシリコン酸化膜（66）にコンタク
ト孔を形成する。

具体的には、第１のトランジスタ（21）のエミッタ孔
（67）、ベース孔（68）およびコレクタ孔（69）、第２
のトランジスタ（22）のエミッタ孔（70）、第３のトラ
ンジスタ（23）のエミッタ孔（71）、ベース孔（72）お
よびコレクタ孔（73）、第４のトランジスタ（25）のエ
ミッタ孔（74）、ベース（75）およびコレクタ孔（7
6）、第５のトランジスタ（26）のエミッタ孔（77）、
ベース孔（78）およびコレクタ孔（79）を形成してい
る。

そして前記ホトレジスト膜を除去した後、再度前記第
１のトランジスタ（21）のベース孔（68）、第２のトラ
ンジスタ（22）のエミッタ孔（70）、第３のトランジス
タ（23）のベース孔（72）、第４のトランジスタ（25）
のエミッタ孔（74）およびコレクタ孔（76）、第５のト
ランジスタ（26）のエミッタ孔（77）およびコレクタ孔
（79）にレジスト膜（80）を覆う。その後のこのレジス
ト膜（80）をマスクとして、ヒ素をイオン注入し、第１
のトランジスタ（21）ではエミッタ領域（39）を、第３
のトランジスタ（23）ではエミッタコンタクト領域（4
6）およびコレクタ領域（44）を、第４のトランジスタ
（25）ではベース領域（49）を、第５のトランジスタ
（26）ではベースコンタクト領域（53）を一度に形成す
る。ここではヒ素をイオン注入するためN⁺型の拡散領域
が形成される。

最後に前記レジスト膜（80）を除去し、熱処理をして
前記N⁺型の拡散領域を下方拡散した後、ライトエッチン
グして前記孔の表面に生じたシリコン酸化膜を除去し、
第１図Ｎの如く、第１乃至第５のトランジスタの電極を
アルミニウムの蒸着によって形成している。

（ト）発明の効果 以上の説明からも明らかな如く、縦型のPNPトランジ
スタに於いては、予めP⁺型の分離領域およびコレクタ取
り出し領域に対応する絶縁膜に、不純物の導入孔を一度
に形成するので、前記分離領域とコレクタ取り出し領域
間の余裕を省略できる。

また予めP⁺型の分離領域エミッタ領域およびコレクタ
取り出し領域に対応する絶縁膜に、不純物の導入孔を一
度に形成するので、前記分離領域とコレクタ取り出し領
域間に加え前記エミッタ領域とコレクタ取り出し領域間
の余裕を省略できる。そのため、このコレクタ取り出し
領域と連続しているP⁺型の埋込層の長さを短くでき、コ
レクタ抵抗を小さくできる。従ってV_CE（sat）を小さく
することができる。

次に縦型のPNPトランジスタと縦型のNPNトランジスタ
が集積化される場合、前述の導入孔と同時に、縦型NPN
トランジスタ領域のP⁺型の分離領域およびベース領域に
対応する絶縁膜に不純物の導入孔を形成するので、前記
分離領域とベースとの間に設けられた余裕を省略でき
る。

従って半導体集積回路に占める夫々のトランジスタの
占有率を小さくでき、高密度化を達成できる。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｎは、本発明の半導体集積回路の製
造方法を示す断面図、第２図は従来の半導体集積回路の
断面図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐野 芳明 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (56)参考文献 特開 昭61−171160（ＪＰ，Ａ) 特開 昭62−216358（ＪＰ，Ａ) 特開 昭61−276359（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/737 H01L 27/06 H01L 27/08

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】少なくとも一導電型のエミッタ領域を備え
   た縦型のトランジスタを有する半導体集積回路の製造方
   法にあって、 前記トランジスタに対応する一導電型の半導体基板に逆
   導電型の埋込層を形成する工程と、 前記埋込層を囲む予定の一導電型の上下分離領域の下側
   拡散領域および前記埋込層上に設けられる一導電型の埋
   込層とを形成する工程と、 前記半導体基板上に逆導電型の半導体層を形成する工程
   と、 前記埋込層に対応する前記半導体層に逆導電型のウェル
   領域を形成する工程と、 前記下側拡散領域の不純物を前記半導体層に拡散し、こ
   の拡散の工程で前記エピタキシャル層上に形成されたシ
   リコン酸化膜を成長させる工程と、 前記逆導電型の埋込層を囲む予定の一導電型の上側拡散
   領域および前記逆導電型のウェル領域周辺に位置する予
   定の一導電型のコレクタ取り出し領域に対応する前記シ
   リコン酸化膜に不純物の導入孔を形成する工程と、 前記導入孔を介して前記予定のコレクタ取り出し領域お
   よび前記上側拡散領域へ不純物を導入する工程とを備え
   ることを特徴とした半導体集積回路の製造方法。
2. 【請求項２】前記半導体層上の前記シリコン酸化膜を形
   成すると同時に前記予定の上下分離領域の下側拡散領域
   を前記半導体層の表面近傍まで上方拡散することを特徴
   とした請求項第１項記載の半導体集積回路の製造方法。
3. 【請求項３】少なくとも一導電型のエミッタ領域を備え
   た縦型のトランジスタを有する半導体集積回路の製造方
   法であって、 前記トランジスタに対応する一導電型の半導体基板に逆
   導電型の埋込層を形成する工程と、 前記埋込層上に一導電型の埋込層を形成し、前記埋込層
   を囲む予定の一導電型の上下分離領域の下側拡散領域を
   形成する工程と、 前記半導体基板上に逆導電型の半導体層を形成する工程
   と、 前記埋込層に対応する前記半導体層に逆導電型のウェル
   領域を形成する工程と、 前記下側拡散領域の不純物を前記半導体層に拡散し、こ
   の拡散の工程で前記エピタキシャル層上に形成されたシ
   リコン酸化膜を成長させる工程と、 前記逆導電型の埋込層を囲む予定の一導電型の上下分離
   領域の上側拡散領域、前記予定のエミッタ領域および予
   定の一導電型のコレクタ取り出し領域に対応する前記シ
   リコン酸化膜に不純物の導入孔を形成する工程と、 前記導入孔を介して前記予定のエミッタ領域、前記予定
   のコレクタ取り出し領域および前記分離領域へ不純物を
   導入する工程とを備えることを特徴とした半導体集積回
   路の製造方法。
4. 【請求項４】前記半導体層上の前記シリコン酸化膜を形
   成すると同時に前記予定の上下分離領域の下側拡散領域
   を前記半導体層の表面近傍まで上方拡散することを特徴
   とした請求項第３項記載の半導体集積回路の製造方法。
5. 【請求項５】少なくとも一導電型のエミッタ領域を有し
   た縦型のトランジスタと、逆導電型のエミッタ領域を有
   した縦型のトランジスタとを有した半導体集積回路の製
   造方法であって、 前記一導電型のエミッタ領域を有した縦型のトランジス
   タおよび前記逆導電型のエミッタ領域を有した縦型のト
   ランジスタに対応する一導電型の半導体基板に逆導電型
   の埋込層を形成する工程と、 前記予定の一導電型のエミッタ領域を有した縦型のトラ
   ンジスタの逆導電型の埋込層上に一導電型の埋込層を形
   成し、前記埋込層を囲む予定の一導電型の上下分離領域
   の下側拡散領域を形成する工程と、 前記半導体基板上に逆導電型の半導体層を形成する工程
   と、 前記一導電型の埋込層に対応する前記半導体層に逆導電
   型のウェル領域を形成する工程と、 前記半導体層上に絶縁膜を形成する工程と、 前記逆導電型の埋込層を囲む予定の一導電型の上下分離
   領域の上側拡散領域、前記予定の一導電型のエミッタ領
   域を有した縦型のトランジスタの前記ウェル領域内に形
   成予定の一導電型のエミッタ領域、前記予定の一導電型
   のエミッタ領域を有した縦型のトランジスタの前記ウェ
   ル領域周辺に形成予定の一導電型のコレクタ取り出し領
   域および前記予定の逆導電型のエミッタ領域を有した縦
   型のトランジスタのベース領域に対応する前記絶縁膜に
   不純物の導入孔を形成する工程と、 前記一導電型のエミッタ領域を有した縦型のトランジス
   タの予定のエミッタ領域および前記予定の逆導電型のエ
   ミッタ領域を有した縦型のトランジスタの予定のベース
   領域に対応する導入孔にマスクを設け、前記不純物を前
   記予定の分離領域および前記予定のコレクタ取り出し領
   域にイオン注入する工程と、 前記マスクを除去した後、前記全ての導入孔へイオン注
   入して前記分離領域、前記一導電型のエミッタ領域を有
   した縦型のトランジスタのエミッタ領域、前記一導電型
   のエミッタ領域を有した縦型のトランジスタのコレクタ
   取り出し領域および前記逆導電型のエミッタ領域を有し
   た縦型のトランジスタのベース領域を拡散する工程とを
   備えたことを特徴とした半導体集積回路の製造方法。
6. 【請求項６】前記半導体層上の絶縁膜を形成すると同時
   に前記予定の上下分離領域の下側拡散領域を前記半導体
   層の表面近傍まで上方向拡散することを特徴とした請求
   項５項記載の半導体集積回路の製造方法。