JPH03201477A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ〉産業上の利用分野 本発明は半導体集積回路の製造方法に関し、特に工程を
簡略化し集積密度を大幅に向上させた半導体集積回路の
製造方法に関するものである。

（口〉従来の技術 半導体集積回路は、高性能化、高機能化が進む中で、高
集積化が非常に重要なポイントとなっている。

例えばバイポーラトランジスタの構造や製造方法が「最
新ＬＳＩプロセス技術」工業調査会（１９８４年４月２
５日発行）等に詳しく述べられている。

このバイポーラトランジスタ（１〉は第２図の如く、Ｐ
型の半導体基板（２）上にＮ型のエピタキシャル層（３
〉が積層され、この半導体基板（２）とエピタキシケル
層（３〉の間には、Ｎ′″型の埋込層（４）が形成され
ている。

またこの埋込層（４）の周囲には、前記エピタキシャル
層（３〉表面から前記半導体基板（２）に到達されたＰ
＋型の分離領域（５）がある。この分離領域（５）は、
エピタキシャル層表面より一気に拡散しても良いし、第
２図の如く、上下分離法によって拡散しても良い。

また前記分離領域（５）によって、前記エピタキシャル
層（３）より成るアイランド（６〉が形成され、このア
イランド（６〉がＮ型のコレクタ領域と成る。またこの
アイランド〈６〉内に形成されたＰ型のベース領域（７
〉と、このベース領域（７）内に形成されたＮ１型のエ
ミッタ領域（８）と、前記コレクタとなるエピタキシャ
ル層が露出している領域に形成されたコレクタコンタク
ト領域（９）とがあり、また前記エピタキシャル層（３
〉上に形成されたＳｉｎ。

膜のコンタクト孔を介して形成された夫々の電極がある
。

次にこのバイポーラトランジスタ（１〉の製造方法につ
いて述べる。先ずＰ型の半導体基板（２）上に、Ｓｉｎ
、膜を形成し、このＳｉｎ、膜に埋込層（４）の拡散孔
を形成し、この拡散孔を介してアンチモンを前記半導体
基板（２）に拡散する第１の工程がある。

ここで第２図の場合、前記分離領域（５）は、上下分離
によって達成されているので、拡散孔を介してボロンを
前記半導体基板（２）に拡散し、Ｐ＋型の下側拡散層（
１０〉も形成される。

次に前記半導体基板（２）表面にエピタキシャル層（３
〉を積層し、このエピタキシャル層（３〉に５１０＊膜
を形成する。このＳｉＯｘ膜は、ホトレジスト膜の塗布
、マスク合わせ、露光およびエツチング等によって、分
離領域（５）の上側拡散領域（１１）の拡散孔が形成さ
れ、この拡散孔を介してボロンが拡散されて前記分離領
域（５）が形成される第２の工程がある。

続いて、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエツチング等によって、前記Ｓｉｎ。

膜に前記ベース領域（７〉の拡散孔を形成し、この拡散
孔を介してボロンを拡散し、ベース領域（７）を形成す
る第３の工程がある。

更に、再度ホトレジスト膜の塗布、マスク合わせ、露光
およびエツチング等によって、前記Ｓｉｎ。

膜にエミッタ領域（８〉およびコレクタコンタクト領域
（９）の拡散孔を形成し、この拡散孔を介してヒ素を拡
散し、エミッタ領域（８〉とコレクタコンタクト領域（
９）を形成する第４の工程がある。

最後に、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエツチング等によって、前記５ｉ０を膜に前記
エミッタ領域（８〉、ベース領域（７〉およびコレクタ
コンタクト領域（９）のコンタクト孔を形成し、例えば
Ａ２蒸着して夫々の電極を形成する第５の工程がある。

（ハ）発明が解決しようとした課題 前述の第１乃至第５の工程によってバイポーラトランジ
スタ（１）が達成される。しかし第２の工程、第３の工
程および第４の工程の拡散孔の形成位置は、マスク合わ
せやエツチングにより設計値からのずれが生じる。

第２図では、上下分離領域（りの上側拡散領域（１１〉
の拡散深さおよびベース領域（７〉の拡散深さを、夫々
４μｍおよび１μｍとしたと、横方向へ夫々同程度広が
る。

またマスク合わせやエツチングによって第２図の破線の
如く、左側にずれてベース領域（７）が形成される事が
ある。もちろん右および紙面に対して垂直方向にずれて
も同様な事がいえる。この事を考えて、実際は矢印で示
した幅（約２μｍ）の余裕を設け、各拡散領域との接触
を防止している。従って両側で４μｍの余裕を、集積化
されるトランジスタの夫々に設定するため、集積度の向
上の障害となっていた。

しかもベース、エミッタ領域は、夫々、マスク合わせ、
エツチングおよび拡散の工程を有しているので、工程数
が長く歩留りの低下を招いていた。

以上の説明は縦型のＮＰＮ　トランジスタについて述べ
たが、このトランジスタと同様な問題が、−緒に集積化
される縦型のＰＮＰ　）−ランマスクにも発生する。

つまり本発明の断面図である第１図Ｎを使って説明する
と、前記ＰＮＰトランジスタを囲む上下分離領域（３１
）の上側拡散領域（３２）を形成した後、このＰＮＰ　
トランジスタ（２６）を構成するエミッタ領域（５２）
やコレクタ取り出し領域（５０〉の拡散孔を形成する。

この時も前述と同様にマスク合わせやエツチング工程等
を経て形成するので、この拡散孔や拡散領域の形成位置
が設計値からずれてしまう。

本願は以上述べた如く、縦型のＰＮＰトランジスタ（２
６）において発生する形成位置のずれを防止し、またこ
のＰＮＰトランジスタ（２６〉と縦型のＮＰＮ型のトラ
ンジスタ（２１）が−緒に集積化されたものにおいて発
生する形成位置のずれを防止するものである。

（ニ）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、少なくとも一導電
型のエミッタ領域（５２）を備えた縦型のトランジスタ
（２６）を有する半導体集積回路の製造方法であって、 逆導電型の埋込層（２９）、この埋込層（２９）上に設
けられた一導電型の埋込層（３０〉およびベース領域と
なる逆導電型のウェル領域（５１）とを有する半導体層
（２８〉上に絶縁膜（６１）を形成する工程と、前記逆
導電型の埋込層（２９）を囲む予定の一導電型の分離領
域（３１）および前記逆導電型のウェル領域（５１）周
辺に位置する予定の一導電型のコレクタ取り出し領域（
５０〉に対応する前記絶縁膜（６１〉に不純物の導入孔
（６２）を形成する工程と、前記導入孔（６２）を介し
て前記予定のコレクタ取り出し領域（５０〉および前記
分離領域（３１）へ不純物を導入する工程とで解決する
ものである。

また少なくとも一導電型のエミッタ領域（５２）を有し
た縦型のトランジスタ（２６〉と、逆導電型のエミッタ
領域（３９）を有した縦型のトランジスタ（２１）とを
有した半導体集積回路の製造方法であって、前記予定の
一導電型のエミッタ領域（５２）を有した縦型のトラン
ジスタおよび前記予定の逆導電型のエミッタ領域（３９
）を有した縦型のトランジスタ（剪）領域に設けられる
逆導電型の埋込層（２９）、前記予定の一導電型のエミ
ッタ領域（５２）を有した縦型のトランジスタ（２６）
に対応する埋込層（２９）上に設けられる一導電型の埋
込層（３０〉およびベース領域となる逆導電型のウェル
領域（５１）とを有する半導体Ｊｉｌ（２８）上に絶縁
膜（６１〉を形成する工程と、前記埋込層を囲む予定の
一導電型の分離領域（３１）、前記予定の一導電型のエ
ミッタ領域（５２）を有した縦型のトランジスタ（２６
〉の前記ウェル領域（５１）内に形成予定の一導電型の
エミッタ領域（５２）、前記予定の一導電型のエミッタ
領域（５２）を有した縦型のトランジスタ（２６）の前
記ウェル領域周辺に形成予定の一導電型のコレクタ取り
出し領域（５０）および前記予定の逆導電型のエミッタ
領域（３９）を有した縦型のトランジスタ（２１〉のベ
ース領域（３８）に対応する前記絶縁膜（６１〉に不純
物の導入孔（６２）を形成する工程と、 前記導入孔（６２）を介してイオン注入し、前記分離領
域（」）、前記一導電型のエミッタ領域（５２）を有し
た縦型のトランジスタ（２６〉のエミッタ領域（５２）
、前記一導電型のエミッタ領域（５２）を有した縦型の
トランジスタ（亜〉のコレクタ取り出し領域（５０）お
よび前記逆導電型のエミッタ領域（３９）を有した縦型
のトランジスタ（２１〉のベース領域（３８）を拡散す
る工程とを備えることで解決するものである。

（ホ）作用 前記縦型のＰＮＰトランジスタ（２６）に於いては、分
離領域（３１〉、コレクタ取り出し領域（５０〉および
エミッタ領域（５２）に対応する絶縁膜（６１〉に、不
純物の導入孔（６２）を−度に開孔するので、夫々の拡
散領域の形成位置が決定でき、従来設けていた形成位置
のずれを無くすことができる。従ってずれの対策のため
に設けた余裕を省略できる。

一方、縦型のＮＰＮトランジスタ（２１）と縦型のＰＮ
Ｐ　）ランマスタ（２６）が集積化される場合に於いて
は、前記ＮＰＮトランジスタ領域に形成される分離領域
（３１〉およびベース領域（３８〉に対応する絶縁膜（
６１）に、前記ＰＮＰ　ｌ−ランマスタ領域に形成され
る分離領域（３１〉、エミッタ領域（５２）およびコレ
クタ取り出し領域（５０〉に対応する絶縁膜（６１）に
不純物の導入孔（６２）を−度に開孔するので、夫々の
拡散領域の形成位置が決定でき、従来設けていた形成位
置のずれを無くすことができる。

従って前述と同様に余裕を省略できる。

（へ）実施例 以下に本発明の実施例である半導体集積回路の製造方法
について説明して行き、ここでは縦型のＮＰＮ型の第１
のトランジスタ（２１）、ラテラル型のＰＮＰ型の第２
のトランジスタ（婬）と縦型のＮＰＮ型の第３のトラン
ジスタ（２３）で構成される１”Ｌ（２４）、ラテラル
型のＰＮＰ型の第４のトランジスタ（２５）および縦型
のＰＮＰ型の第５のトランジスタ（２６〉が集積化され
たものについて説明して行く。

先ず全体の構成を第１図Ｎを使って説明する。

図の如く、Ｐ型のシリコン基板（２７）があり、この基
板（２７）上にはＮ型の半導体層（２８）　（以下エピ
タキシャル層として説明して行く。）がある。このエピ
タキシケル層（２８）と前記基板（２７）との間に６）
の領域に対応して夫々Ｎ＋型の埋込層（２９）が形成さ
れている。また第５のトランジスタ〈２６〉に対応する
前記Ｎ＋型の埋込層（２９）上には、更にＰ１型の埋込
層（３０）が形成されている。

この埋込層（２９）を囲み前記エピタキシケル層（２８
）を貫通したＰ＋型の上下分離領域（３１〉がある。

この上下分離領域（３１）は上側拡散領域（３２）と下
側拡散領域（３３）とで構成され、この上側拡散領域（
３２）は前記エピタキシャル層（２８〉表面より下方向
拡散され、前記下側拡散領域（３３）は前記基板（２７
〉表面より上方向拡散されて達成されている。またここ
では本集積回路の高集積化を達成するために、前記下側
拡散領域（３３）は実質的に前記エピタキシャル層（２
８）表面近傍まで上方向拡散されている。

従って前記上下分離領域（３１）によって、図の左側よ
り第１乃至第４のアイランド（３４）　、　（３５）　
、　（３６）　、　（３７）が形成される。

第１のアイランド（３４）には、前記エピタキシャル層
（２８）をコレクタとし、Ｐ型のベース領域（３８）、
Ｎ’型のエミッタ領域（３９）および前記ベース領域（
３８）内に設けられたＰ″″型のベースコンタクト領域
り４０〉より成る第１のトランジスタ（縦型のＮＰＮ型
のトランジスタ）（２１）がある。

第２のアイランド（３５）には、ラテラル型のＰＮＰ型
の第２のトランジスタ（２２）と縦型のＮＰＮ型の第３
のトランジスタ（２３）によりＩ”Ｌ（２４）が少なく
とも１つ組込まれている。前記第２のトランジスタ（２
２）は、前記Ｎ型のエピタキシャル層（２８）をベース
とし、Ｐ＋型のエミッタ領域（４１〉とＰ＋型のコレク
タ領域（第３のトランジスタ（２３〉のベースコンタク
ト領域）　（４２）とにより成り、前記エミッタ領域（
４１）ｔよＩ”Ｌ（２４）のインジェクタ領域となる。

一方策３のトランジスタ（２３）は、Ｐ＋型のウェル領
域（４３〉をベース領域とし、前記エピタキシャル層（
２８）をエミッタ領域としている。またＮ＋型の拡散領
域＜４４）をコレクタＣ８、コレクタＣ３としている。

更に前記Ｐ”型のベース領域は、ウェル領域（４３〉内
の２ケ所を除いて全面に拡散されている。これは前記コ
レクタ領域（４４）を２つ作ったためであり、目的によ
ってこの数は変動することができる。また前記Ｐ＋型の
インジェクタ領域（４１）の反対側には、Ｎ＋型のエミ
ッタ取り出し領域（４５）およびＮ１型のエミッタコン
タクト領域＜４６）がある。

第３のアイランド（３６）には、ラテラル型のＰＮＰ型
の第４のトランジスタ（２５）が組込まれており、前記
エピタキシャル層（２８）をベースとし、このエピタキ
シヤル層（２８）表面には、Ｐ＋型のエミッタ領域（４
７）とこのエミッタ領域〈４７〉の周囲にＰ＋型のコレ
クタ領域＜４８）がある。更にはＮ＋型の拡散領域（４
９）があり、ベースコンタクト領域として働く。

第４のアイランド（３７）には、縦型のＰ　Ｎ　Ｐ型の
第５のトランジスタ（２６）が組込まれている。前述し
た如く、このアイランド（３７〉には、下からＮ＋型の
埋込層（２９）およびＰゝ型の埋込層（３０〉が設けら
れており、このＰ＋型の埋込層（３０〉がコレクタ領域
となる。またこのコレクタ領域を取り出すために、前記
エピタキシケル層（２８）表面から前記Ｐ１型の埋込層
（３０）へ到達するＰ＋型のコレクタ取り出し領域（５
０〉が設けられている。またこのコレクタ取り出し領域
（５０）で囲まれた領域には、Ｎ１型のウェル領域（５
１）が重畳されて拡散されており、このベースとなるウ
ェル領域（５１）内に、Ｐ＋型のエミッタ領域（５２）
とＮ１型のベースコンタクト領域（５３〉が形成されて
いる。尚、ここではＮ＋型のウェル領域（５１〉が重畳
されているが、単にＮ型のエピタキシャル層（２８）で
あっても良い。

更に前記エピタキシャル層（２８〉表面には、シリコン
酸化膜等より成る絶縁膜（５４〉が形成され、コンタク
ト孔を介して電極が形成されている。

図の左側より、順に説明すると、第１のアイランド（３
４）にはコレクタ孔、ベース孔およびエミッタ孔が形成
され、コレクタ電極、ベース電極およびエミッタ電極が
この孔を介して形成されている。第２のアイランド（３
５）には、インジェクタ孔、ベース孔、コレクタ孔およ
びエミッタ孔が形成され、インジェクタ電極、ベース電
極、コレクタ電極およびエミッタ電極が形成されている
。第３のアイランド（３６〉には、エミッタ孔、コレク
タ孔およびベース孔が形成され、エミッタ電極、コレク
タ電極およびベース電極が形成されている。

第４のアイランド（３７〉には、コレクタ孔、エミッタ
孔およびベース孔が形成され、コレクタ電極、エミッタ
電極およびベース電極が形成されている。

以上本構成は、−層の電極により達成されているが、回
路によっては２層以上の電極により構成されても良い。

またダイオードや抵抗等も組込まれるが、ここでは省略
をする。

次に本発明である製造方法について説明をする。

先ず第１図Ａの如く、不純物濃度が１０　”ａｔｏｍ／
ｃｒ１１３程度のＰ型シリコン半導体基板（２７）の表
面に熱酸化膜を形成した後、Ｎ＋型の埋込層（２９）の
形成予定領域を蝕刻した後、この開口部を介してＮ型の
不純物であるアンチモンやヒ素をドープする。

続いて第１図Ｂの如く、Ｐ１型の上下分離領域（３１〉
の下側拡散領域（３３〉および第５のトランジスタ（２
６）のＰ“型の埋込層（３０）の形成予定領域上の熱酸
化膜を開口し、この開口部を介してＰ型の不純物である
ボロンをドープする。

ここではイオン注入によって達成しても良い。

つまり前工程で生じた熱酸化膜を除去し、再度約５００
人の熱酸化膜を形成し、ポジ型のマスクとなるレジスト
を塗布、パターニングし、ボロンをイオン注入する。そ
の後レジストを除去し、熱処理を加えて拡散する。

次に第１図Ｃの如く、前記半導体基板（２７）上の熱酸
化膜を全て除去してから前記半導体基板（２７）上に周
知の気相成長法によって比抵抗０．１〜５Ω・σのＮ型
のエピタキシャル層（２８）ヲ２〜８μｍの厚さで形成
する。この時は、先にドープした不純物は若干上下に拡
散されている。

次に第１図りの如く、酸素雰囲気中で熱処理をし、前記
エピタキシャル層（２８）表面に約５ｏｏ人の熱酸化膜
（６０〉を形成する。続いてネガ型のレジスト膜を全面
に塗布し、パターニングし、第５のトランジスタ（亜〉
のＮ１型のウェル領域（５１〉に対応するエピタキシャ
ル層（２８）表面にリンイオンを注入する。

本実施例ではＮ＋型のウェル領域（５１）を構成して説
明して行くが、基本的にはウェル領域（５１）が無くて
も動作する。この時は熱酸化膜（６０）を形成した後、
第１図Ｅの工程へ移る。

次に第１図Ｅの如く、前記レジスト膜を除去した後、再
度ネガ型のレジスト膜を全面に塗布し、パターニングし
、前記第２のアイランド（３５）内に形成予定のＰ＋型
のウェル領域（４３）に対応するエピタキシャル層（２
８）表面にボロンイオンを注入する。

次に、第１図Ｆの如く、温度的１０００’Ｃ，数時間の
熱酸化によって、前記エピタキシャル層（２８〉表面に
、熱酸化膜を形成した後、この半導体基板全体を再度熱
処理して、先にドープした不純物を再拡散する。

従って前記下側拡散領域（３３）は、前記エピタキシャ
ル層（２８）の約半分以上（実質的にエピタキシャル層
（２８〉の表面近傍）まで上方拡散される。

また本工程によってエピタキシャル層（２８）表面の熱
酸化膜（６１）は数千人の厚さまで成長をし、この熱酸
化膜（６１）は、後述のマスクと同様な働きを示す。た
だし、前記熱酸化膜を全て除去し、例えばシリコン窒化
膜等を拡散マスクとしても良いし、ＣＶＤ法でシリコン
酸化膜を形成しても良い。

またエピタキシャル層厚を従来にくらべ約半分以下にす
ると、その分前記下側拡散領域（３３〉もシャロー化さ
れる。従って横方向の広がりを減少できる。

続いて、第１図Ｆの如く、前記第２のアイランド（３５
）内の第３のトランジスタ（２３〉のエミッタ取り出し
領域（４５）に対応する前記絶縁膜（６１）をエツチン
グし、全面に拡散ソースとなるＰｏＣ１ｓを塗布する。

その後熱処理をして、リンをエピタキシャル層（２８）
内に拡散させる。その後ＰｏＣ１５を除去し、再度所定
の深さになるように熱処理をする。

続いて、第１図Ｇの如く、予定の上下分離領域（３１）
の上側拡散領域（３２）、予定の第１のトランジスタ（
２１）のベース領域（３８）、予定のＩ”Ｌ（２４）で
は、第２のトランジスタ（２２）のエミッタ領域となる
インジェクタ領域（４１）、第３のトランジスタ（２３
）のベースコンタクト領域（４２）、予定の第４のトラ
ンジスタ（２５）のエミッタ領域（４７）およびコレク
タ領域（４８）、予定の第５のトランジスタ（２６）の
エミッタ領域（５２）およびコレクタ取り出し領域（５
０）と対応する前記シリコン酸化膜（６１）に不純物の
導入孔（６２）を形成する。

ここではポジ型レジスト膜をマスクとし、ドライエツチ
ングによって形成する。この後、エピタキシャル層（２
８）の露出している領域をダミー酸化して、ダミー酸化
膜を形成する。このダミー酸化膜は、後のイオン注入工
程によるエピタキシャル層（２８）のダメージを減少し
、またイオンをランダムに分散して均一に注入するため
に用いる。

続いて第１図Ｈの如く、前記予定の第１のトランジスタ
（２１〉のベース領域（３８）、前記予定の■２Ｌ（２
４）の第２のトランジスタ（２２）のエミッタ領域（４
１）および第３のトランジスタ（２３〉のベースコンタ
クト領域（４２）、前記予定の第４のトランジスタ（２
５）のエミッタ領域（４７〉およびコレクタ領域（４８
）、前記予定の第５のトランジスタ（２６〉のエミッタ
領域（５２）に対応する前記導入孔（６２）にマスク（
６３）を設け、不純物であるボロンをイオン注入する。

従って前記予定の上側拡散領域（３２）と第５のトラン
ジスタ（２６）の予定のコレクタ取り出し領域（５０）
にボロンが注入される。

ここでは注入イオンのブロックが可能なレジスト膜、い
わゆるマスク（６３〉を全面に被覆した後、前記上側拡
散領域（３２）に対応するマスク（６３〉を除去し、Ｐ
型の不純物であるボロンを所定条件で注入する。

本工程では、図の如くマスク（６３）の開口部をジノコ
ン酸化膜（６１）の導入孔（６２）より大きく形成して
も、このシリコン酸化膜（６１）がマスクとして働くの
で前記導入孔（６２）と前記予定の上側拡散領域（３２
）の形成位置が一致することを示している。

続いて第１図Ｉの如く、前記マスクとして働くレジスト
（６３）を除去し、所定の条件で熱処理を行う。

従って前記上側拡散領域（３２）は前記下側拡散領域（
３３〉へ到達する。前述の如く、前記下側拡散領域（３
３）は前記エピタキシャル層（２８〉表面の近傍まで上
方向へ拡散されるので、前記上側拡散領域（３２）の拡
散は浅くすむ。そのため上側拡散領域（３２）の横方向
拡散を防止できる。またコレクタ取り出し領域（５０）
はＰ＋型の埋込層（３０〉へ到達する。

続いて第１図Ｊの如く、前記全ての導入孔（６２）に不
純物をイオン注入する。

ここでは導入孔（６２）にマスクが形成されないので、
第１のトランジスタ（２１）のベース領域（３８）、第
２のトランジスタ（２２）のエミッタ領域（４１）、第
３のトランジスタ（２３）のベースコンタクト領域（４
２）、第４のトランジスタ（２５）のエミッタ領域（４
７）およびコレクタ領域（４８）、第５のトランジスタ
（２６〉ノエミッタ領域（５２）にボロンがイオン注入
され、前記上側拡散領域（３２）と前記第５のトランジ
スタ（２６〉のコレクタ取り出し領域（５０〉は再度イ
オン注入される。

続いて、第１図にの如く、予定の第１のトランジスタ（
２１〉のベース領域（３８）内に形成予定のベースコン
タクト領域（４０〉が少なくとも開孔される様に、マス
クとなるレジスト膜（６４〉を形成する。モしてボロン
をイオン注入している。

ここではベースコンタクト領域（４０）を除いたベース
領域（３８）に少なくともレジスト膜（６４）を覆い、
また図で示されている導入孔（６２）は全て開孔されて
いる。しかし夫々の不純物濃度を考慮して導入孔（６２
）の一部をレジスト膜で覆っても良い。

本発明の特徴とした所は、第１図Ｇ乃至第１図にで説明
した工程にある。

第１図Ｇの如く、第１のトランジスタ（２１〉のベース
領域（３８）、第２のトランジスタ（２２）のエミッタ
領域（４１）、第３のトランジスタ（２３〉のベースコ
ンタクト領域り４２）、第４のトランジスタ（２５）の
エミッタ領域（４７〉およびコレクタ領域（４８）、第
５のトランジスタ〈２６）のエミッタ領域（５２）およ
びコレクタ取り出し領域（５０）、全ての上側拡散領域
（３２）に対応する導入孔（６２）を−度に形成し、こ
の導入孔（６２）によって形成位置を決めているので、
従来設けていた設計値からのずれによる余裕を省略する
ことができる。

特に、第１のトランジスタ（２１）では上側拡散領域り
３２）とベース領域（３８）、第２のトランジスタ（２
２）では上側拡散領域〈３２）とエミッタ領域（４１）
、第４のトランジスタ（２５）では上側拡散領域〈３２
）とコレクタ領域（４８）、第５のトランジスタ（２６
）ではコレクタ取り出し領域（５０）とエミッタ領域（
５２）の間の余裕が不要となり、平面的に縦、横の方向
で余裕を除けるので、夫々のセルサイズは小さくなり、
結局チップサイズを小さくできる。またセルサイズを小
さくできるので、大幅に集積度を向上させることができ
る。

一方、第５のトランジスタ（２６）である縦型のＰＮＰ
型のトランジスタでは、左右のコレクタ取り出し領域（
５０）間の距離を短くできるので、フレフタ抵抗を小さ
くでき、ｖｏ８の飽和電圧を小さくできる。

第１図Ｊの工程で辻、マスクを形成せずに拡散していた
が、本願は分離領域（３１）部上の導入孔にマスクを設
けても良い。

第１図Ｈで説明した様に、マスクの開口部を、前記導入
孔（６２）よりやや大きくするだけで、精度良く拡散領
域（３８）を決定できる。またここではマスクによって
余剰な不純物が分離領域（３１〉へ注入されるのを防止
できる。

続いて第１図りの如く、前記ホトレジスト膜（６４〉を
除去し、前記エピタキシャル層（２８）上のシリコン酸
化膜（６１）全てをエツチングする。その後、全面にノ
ンドープのシリコン酸化膜、リンドープのシリコン酸化
膜を夫々数千式積層し、全体の膜厚に差が生じないよう
にしている。これは、第１図にで示したシリコン酸化膜
（６１）であると、予定の第１のトランジスタ（剪）の
エミッタ領域（３９）上のシリコン酸化膜（６１）は、
コレクタ領域上のシリコン酸化膜より薄いため、コレク
タコンタクト領域の導入孔が完全に開くまでには、エミ
ッタ領域（３９）となるエピタキシャル層がエツチング
されまたは対応するシリコン酸化膜（６１〉のサイドエ
ツチングがされてしまうからである。そのために、前述
の如く、膜厚差を無くしてエミッタ領域（３９）に対応
するエピタキシャル層のエツチングまたはエピタキシャ
ル層上のシリコン酸化膜のサイドエツチング量を減少し
ている。

更に第１図Ｍの如く、ホトレジスト膜を形成し、異方性
エツチングによってシリコン酸化膜（６６〉にコンタク
ト孔を形成する。

具体的には、第１のトランジスタ（２１）のエミッタ孔
（６７）、ベース孔（６８〉およびコレクタ孔（６９）
、第２のトランジスタ（２２）のエミッタ孔（７０〉、
第３のトランジスタ（２３〉のエミッタ孔（７１）、ベ
ース孔（７２）およびコレクタ孔（７３）、第４のトラ
ンジスタ（２５）のエミッタ孔（７４）、ベース孔（７
５）およびコレクタ孔（７６）、第５のトランジスタ（
２６〉のエミッタ孔（７７〉、ベース孔（７８）および
コレクタ孔（７９）を形成している。

そして前記ホトレジスト膜を除去した後、再度前記第１
のトランジスタ（２１〉のベース孔（６８）、第２のト
ランジスタ（２２）のエミッタ孔（７０）、第３のトラ
ンジスタ（２３〉のベース孔（７２）、第４のトランジ
スタ（２５）のエミッタ孔（７４）およびコレクタ孔（
７６〉、第５のトランジスタ（２６）のエミッタ孔（７
７）およびコレクタ孔（７９）にレジスト膜（８０）を
覆う。その後このレジスト膜（８０〉をマスクとして、
ヒ素をイオン注入し、第１のトランジスタ（２１）では
エミッタ領域（３９）を、第３のトランジスタ（２３）
ではエミッタコンタクト領域（４６〉およびコレクタ領
域（４４）ヲ、第４のトランジスタ（２５）ではベース
領域（４９）ヲ、第５のトランジスタ（２６）ではベー
スコンタクト領域（５３〉を−度に形成する。ここでは
ヒ素をイオン注入するためＮ＋型の拡散領域が形成され
る。

最後に前記レジスト膜（８０）を除去し、熱処理をして
前記Ｎ＋型の拡散領域を下方拡散した後、ライトエツチ
ングして前記孔の表面に生じたシリコン酸化膜を除去し
、第１図Ｎの如く、第１乃至第５のトランジスタの電極
をアルミニウムの蒸着によって形成している。

（ト）発明の効果 以上の説明からも明らかな如く、縦型のＰＮＰトランジ
スタに於いては、予めＰ＋型の分離領域およびコレクタ
取り出し領域に対応する絶縁膜に、不純物の導入孔を一
度に形成するので、前記分離領域とコレクタ取り出し領
域間の余裕を省略できる。

また予めＰ＋型の分離領域エミッタ領域およびコレクタ
取り出し領域に対応する絶縁膜に、不純物の導入孔を一
度に形成するので、前記分離領域とコレクタ取り出し領
域間に加え前記エミッタ領域とコレクタ取り出し領域間
の余裕を省略できる。そのため、このコレクタ取り出し
領域と連続しているＰ＋型の埋込層の長さを短くでき、
コレクタ抵抗を小さくできる。従ってＶ。ア（ｓａｔ）
を小さくすることができる。

次に縦型のＰＮＰ　トランジスタと縦型のＮＰＮトラン
ジスタが集積化される場合、前述の導入孔と同時に、縦
型のＮＰＮトランジスタ領域のＰ＋型の分離領域および
ベース領域に対応する絶縁膜に不純物の導入孔を形成す
るので、前記分離領域とベース領域との間に設けられた
余裕を省略できる。

従って半導体集積回路に占める夫々のトランジスタの占
有率を小さくでき、高密度化を達成できる。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｎは、本発明の半導体集積回路の製
造方法を示す断面図、第２図は従来の半導体集積回路の
断面図である。

Claims (9)

【特許請求の範囲】
1. （１）少なくとも一導電型のエミッタ領域を備えた縦型
   のトランジスタを有する半導体集積回路の製造方法であ
   って、 逆導電型の埋込層、この埋込層上に設けられた一導電型
   の埋込層およびベース領域となる逆導電型のウェル領域
   とを有する半導体層上に絶縁膜を形成する工程と、 前記逆導電型の埋込層を囲む予定の一導電型の分離領域
   および前記逆導電型のウェル領域周辺に位置する予定の
   一導電型のコレクタ取り出し領域に対応する前記絶縁膜
   に不純物の導入孔を形成する工程と、 前記導入孔を介して前記予定のコレクタ取り出し領域お
   よび前記分離領域へ不純物を導入する工程とを備えるこ
   とを特徴とした半導体集積回路の製造方法。
2. （２）少なくとも一導電型のエミッタ領域を備えた縦型
   のトランジスタを有する半導体集積回路の製造方法であ
   って、 前記トランジスタに対応する一導電型の半導体基板に逆
   導電型の埋込層を形成する工程と、前記埋込層をかこむ
   予定の一導電型の上下分離領域の下側拡散領域および前
   記埋込層上に設けられる一導電型の埋込層とを形成する
   工程と、前記半導体基板上に逆導電型の半導体層を形成
   する工程と、 前記埋込層に対応する前記半導体層に逆導電型のウェル
   領域を形成する工程と、 前記半導体層上に絶縁膜を形成する工程と、前記逆導電
   型の埋込層を囲む予定の一導電型の上側拡散領域および
   前記逆導電型のウェル領域周辺に位置する予定の一導電
   型のコレクタ取り出し領域に対応する前記絶縁膜に不純
   物の導入孔を形成する工程と、 前記導入孔を介して前記予定のコレクタ取り出し領域お
   よび前記上側拡散領域へ不純物を導入する工程とを備え
   ることを特徴とした半導体集積回路の製造方法。
3. （３）前記半導体層上の絶縁膜を形成すると同時に前記
   予定の上下分離領域の下側拡散領域を前記半導体層の表
   面近傍まで上方向拡散することを特徴とした請求項第２
   項記載の半導体集積回路の製造方法。
4. （４）少なくとも一導電型のエミッタ領域を備えた縦型
   のトランジスタを有する半導体集積回路の製造方法であ
   って、 逆導電型の埋込層、この埋込層上に設けられた一導電型
   の埋込層およびベース領域となる逆導電型のウェル領域
   とを有する半導体層上に絶縁膜を形成する工程と、 前記逆導電型の埋込層を囲む予定の一導電型の分離領域
   、前記予定のエミッタ領域および前記逆導電型のウェル
   領域周辺に位置する予定の一導電型のコレクタ取り出し
   領域に対応する前記絶縁膜に不純物の導入孔を形成する
   工程と、 前記導入孔を介して前記予定のエミッタ領域、前記予定
   のコレクタ取り出し領域および前記分離領域へ不純物を
   導入する工程とを備えることを特徴とした半導体集積回
   路の製造方法。
5. （５）少なくとも一導電型のエミッタ領域を備えた縦型
   のトランジスタを有する半導体集積回路の製造方法であ
   って、 前記トランジスタに対応する一導電型の半導体基板に逆
   導電型の埋込層を形成する工程と、前記埋込層上に一導
   電型の埋込層を形成し、前記埋込層をかこむ予定の一導
   電型の上下分離領域の下側拡散領域を形成する工程と、 前記半導体基板上に逆導電型の半導体層を形成する工程
   と、 前記埋込層に対応する前記半導体層に逆導電型のウェル
   領域を形成する工程と、 前記半導体層上に絶縁膜を形成する工程と、前記逆導電
   型の埋込層を囲む予定の一導電型の上下分離領域の上側
   拡散領域、前記予定のエミッタ領域および予定の一導電
   型のコレクタ取り出し領域に対応する前記絶縁膜に不純
   物の導入孔を形成する工程と、 前記導入孔を介して前記予定のエミッタ領域、前記予定
   のコレクタ取り出し領域および前記分離領域へ不純物を
   導入する工程とを備えることを特徴とした半導体集積回
   路の製造方法。
6. （６）前記半導体層上の絶縁膜を形成すると同時に前記
   予定の上下分離領域の下側拡散領域を前記半導体層の表
   面近傍まで上方向拡散することを特徴とした請求項第５
   項記載の半導体集積回路の製造方法。
7. （７）少なくとも一導電型のエミッタ領域を有した縦型
   のトランジスタと、逆導電型のエミッタ領域を有した縦
   型のトランジスタとを有した半導体集積回路の製造方法
   であって、 前記予定の一導電型のエミッタ領域を有した縦型のトラ
   ンジスタおよび前記予定の逆導電型のエミッタ領域を有
   した縦型のトランジスタに設けられる逆導電型の埋込層
   、前記予定の一導電型のエミッタ領域を有した縦型のト
   ランジスタに対応する前記埋込層上に設けられる一導電
   型の埋込層およびベース領域となる逆導電型のウェル領
   域とを有する半導体層上に絶縁膜を形成する工程と、前
   記埋込層を囲む予定の一導電型の分離領域、前記予定の
   一導電型のエミッタ領域を有した縦型のトランジスタの
   前記ウェル領域内に形成予定の一導電型のエミッタ領域
   、前記予定の一導電型のエミッタ領域を有した縦型のト
   ランジスタの前記ウェル領域周辺に形成予定の一導電型
   のコレクタ取り出し領域および前記予定の逆導電型のエ
   ミッタ領域を有した縦型のトランジスタのベース領域に
   対応する前記絶縁膜に不純物の導入孔を形成する工程と
   、 前記導入孔を介してイオン注入し、前記分離領域、前記
   一導電型のエミッタ領域を有した縦型のトランジスタの
   エミッタ領域、前記一導電型のエミッタ領域を有した縦
   型のトランジスタのコレクタ取り出し領域および前記逆
   導電型のエミッタ領域を有した縦型のトランジスタのベ
   ース領域を拡散する工程とを備えたことを特徴とした半
   導体集積回路の製造方法。
8. （８）少なくとも一導電型のエミッタ領域を有した縦型
   のトランジスタと、逆導電型のエミッタ領域を有した縦
   型のトランジスタとを有した半導体集積回路の製造方法
   であって、 前記一導電型のエミッタ領域を有した縦型のトランジス
   タおよび前記逆導電型のエミッタ領域を有した縦型のト
   ランジスタに対応する一導電型の半導体基板に逆導電型
   の埋込層を形成する工程と、 前記予定の一導電型のエミッタ領域を有した縦型のトラ
   ンジスタの逆導電型の埋込層上に一導電型の埋込層を形
   成し、前記埋込層を囲む予定の一導電型の上下分離領域
   の下側拡散領域を形成する工程と、 前記半導体基板上に逆導電型の半導体層を形成する工程
   と、 前記一導電型の埋込層に対応する前記半導体層に逆導電
   型のウェル領域を形成する工程と、前記半導体層上に絶
   縁膜を形成する工程と、前記逆導電型の埋込層を囲む予
   定の一導電型の上下分離領域の上側拡散領域、前記予定
   の一導電型のエミッタ領域を有した縦型のトランジスタ
   の前記ウェル領域内に形成予定の一導電型のエミッタ領
   域、前記予定の一導電型のエミッタ領域を有した縦型の
   トランジスタの前記ウェル領域周辺に形成予定の一導電
   型のコレクタ取り出し領域および前記予定の逆導電型の
   エミッタ領域を有した縦型のトランジスタのベース領域
   に対応する前記絶縁膜に不純物の導入孔を形成する工程
   と、 前記予定の一導電型のエミッタ領域を有した縦型のトラ
   ンジスタの予定のエミッタ領域および前記予定の逆導電
   型のエミッタ領域を有した縦型のトランジスタの予定の
   ベース領域に対応する導入孔にマスクを設け、不純物を
   前記予定の分離領域および前記予定のコレクタ取り出し
   領域にイオン注入する工程と、 前記マスクを除去した後、前記全ての導入孔へイオン注
   入して前記分離領域、前記一導電型のエミッタ領域を有
   した縦型のトランジスタのエミッタ領域、前記一導電型
   のエミッタ領域を有した縦型のトランジスタのコレクタ
   取り出し領域および前記逆導電型のエミッタ領域を有し
   た縦型のトランジスタのベース領域を拡散する工程とを
   備えたことを特徴とした半導体集積回路の製造方法。
9. （９）前記半導体層上の絶縁膜を形成すると同時に前記
   予定の上下分離領域の下側拡散領域を前記半導体層の表
   面近傍まで上方向拡散することを特徴とした請求項第８
   項記載の半導体集積回路の製造方法。