JPH02305466A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体集積回路の製造方法に関し、特に工程を
簡略化し集積密度を大幅に向上させた半導体集積回路の
製造方法に関するものである。

（ロ）従来の技術 半導体集積回路は、高性能化、高機能化が進む中で、高
集積化が非常に重要なポイントとなっている。

例えばバイポーラトランジスタの構造や製造方法力「最
新ＬＳＩプロセス技術」工業調査会（１９８４年４月２
５日発行）等に詳しく述べられている。

このバイポーラトランジスタ（１）は第２図の如く、Ｐ
型の半導体基板（２）上にＮ型のエピタキシャル層（３
）が積層され、この半導体基板（２）とエピタキシャル
層（３）の間には、Ｎ３型の埋込み層（４）が形成され
ている。

またこの埋込み層（４）の周囲には、前記エピタキシャ
ル層（３）表面から前記半導体基板（２）に到達された
Ｐ＋型の分離領域（りがある、この分離領域（互）は、
エピタキシャル層表面より一気に拡散しても良いし、第
２図の如く、上下分離法によって拡散しても良い。

また前記分離領域蝿）によって、前記エピタキシャル層
（３）より成るアイランド（６）が形成され、このアイ
ランド（６）がＮ型のコレクタ領域と成る。またこのア
イランド（６）内に形成されたＰ型のベース領域（７）
と、このベース領域（７）内に形成されたＮ０型のエミ
ッタ領域（８）と、前記コレクタとなるエピタキシャル
層が露出している領域に形成されたコレクタコンタクト
領域（９）とがあり、また前記エピタキシャル層（３）
上に形成されたＳｉｎ。

膜のコンタクト孔を介して形成された夫々の電極がある
。

次にこのバイポーラトランジスタ（１）の製造方法につ
いて述べる。先ずＰ型の半導体基板（２）上に、Ｓｉｎ
、膜を形成し、このＳｉｎ、膜に埋込み層（４）の拡散
孔を形成し、この拡散孔を介してアンチモンを前記半導
体基板（２）に拡散する第１の工程がある。

ここで第２図の場合、前記分離領域（りは、上下分離に
よって達成されているので、拡散孔を介してボロンを前
記半導体基板（２）に拡散し、Ｐ＋型の下側拡散層（１
０）も形成される。

次に前記半導体基板（２）表面にエピタキシャル層（３
）を積層し、このエピタキシャル層（３）に５ｉ０＊膜
を形成する。この５１０を膜は、ホトレジスト膜の塗布
、マスク合わせ、露光および工・７チング等によって、
分離領域〈りの上側拡散領域（１１）の拡散孔が形成さ
れ、この拡散孔を介してボロンが拡散されて前記分離領
域（互〉が形成される第２の工程がある。

続いて、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエツチング等によって、前記５１０　ｍ膜に前
記ベース領域（７）の拡散孔を形成し、この拡散孔を介
してポロンを拡散し、ベース領域（７）を形成する第３
の工程がある。

更に、再度ホトレジスト膜の塗布、マスク合わせ、露光
およびエツチング等によって、前記Ｓｉｎ。

膜にエミッタ領域（８）およびコレクタコンタクト領域
（９）の拡散孔を形成し、この拡散孔を介してヒ素を拡
散し、エミッタ領域（８）とコレクタコンタクト領域（
９）を形成する第４の工程がある。

最後に、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエツチング等によって、前記Ｓｉｎ。

膜に前記エミッタ領域（８）、ベース領域（７）および
コレクタコンタクト領域（９〉のコンタクト孔を形成し
、例えばへ〇蒸着して夫々の電極を形成する第５の工程
がある。

（ハ）発明が解決しようとする課題 前述の第１乃至第５の工程によってバイポーラトランジ
スタ（１）が達成される。しかし第２の工程、第３の工
程および第４の工程の拡散孔の形成位置は、マスク合わ
せやエツチングにより設計値からのずれが生じる。

第２図では、上下分離領域（互）の上側拡散領域（１１
）の拡散深さおよびベース領域（７）の拡散深さを、夫
々４μｍおよび１μｍとすると、横方向へ夫々同程度広
がる。またマスク合わせやエツチングによって第２図の
破線の如く、左側にずれてベース領域（７）が形成され
る事がある。もちろん右及び紙面に対して垂直方向にず
れても同様な事がいえる。この事を考えて、実際は矢印
で示した幅（約２μｍ）の余裕を設け、各拡散領域との
接触を防止している。従って両側で４μｍの余裕を、集
積化されるトランジスタの夫々に設定するため、集積度
の向上の障害となっていた。

しかもベース、エミッタ領域は、夫々、マスク合わせ、
エツチングおよび拡散の工程を有しているので、工程数
が長く歩留りの低下を招いていた。

（ニ）課題を解決するだめの手段 本発明は前述の課題に鑑みてなされ、半導体層（２２）
の予定のベース領域（２７）と分離領域（翻）とに対応
する前記半導体層（２２）上の絶縁膜（４０）に不純物
の導入孔（４１）　、　（４２）を形成する工程と、前
記予定のベース領域り２７）上の前記導入孔（４２）に
マスク（４４）を設け、不純物をイオン注入する工程と
、 前記マスク（４４）を除去した後、前記全ての導入孔（
４１）　、　（４２）から不純物をイオン注入して前記
分離領域（翻）および前記ベース領域（２７）を拡散す
る工程とを備えることで解決するものである。

（＊）作用 エピタキシャル層（２２）表面にマスク可能な厚いシリ
コン酸化膜より成る絶縁膜（４０）を形成し、この絶縁
膜（４０）に予定のベース領域（２７）と予定の分離領
域（翻）の不純物導入孔（４１）　、　（４２）を形成
する。

その後ベース領域（２７）の導入孔（４２）にマスク（
４４）をして、不純物をイオン注入すると、前記絶縁層
（４０）が不純物のブロッキングマスクとなり、予定の
分離領域（翻）にイオンが注入される。

更には、前記マスク（４４）を除去して全面に不純物を
イオン注入すると、前述同様に絶縁膜り４０）がブロッ
キングマスクとなって、予定の分離領域（？りおよびベ
ース領域＜２７）にイオン注入される。

従って一度に導入孔（４１）　、　（４２）を形成する
ことで、分離領域（翻）、ベース領域（２７）の形成位
置が決定できるので、従来設けていた形成位置のずれに
よる余裕を省くことができる。しかも一度に導入孔を形
成し、更には分離領域（翻）とベース領域（２７）を−
緒に拡散するため工程数を削減できる。

（へ）実施例 以下に本発明の実施例である半導体集積回路の製造方法
を詳述する。

先ず説明の都合上、第１図Ｊを使って全体の構成を述べ
る。第１図Ｊに示す如く、Ｐ型のシリコン半導体基板（
２１）があり、この半導体基板（２１）上にはＮ型のエ
ピタキシャル層（２２）がある、このエピタキシャル層
（２２）と前記半導体基板（２１）の間にはＮ′型の埋
込みＭ（２３＞が複数個あり、この埋込層（２３）を囲
み前記エピタキシャル層を上下から上側拡散領域（２４
）と下側拡散領域（２５）を拡散して分離する上下分離
領域（翻）がある、従ってこの上下分離領域（翻）によ
って複数のアイランドが形成されている。

第１のアイランド内には、前記エピタキシャル層（２２
）をフレフタ領域とし、ベース領域（２７）とエミッタ
領域（２８）より成るトランジスタ（神）がある、第２
のアイランド内には、ＭＯ３容量素子（良ｑ）があり、
エピタキシャル層（２２）表面には下層電極領域（３１
）があり、その上に誘電体層（３２）および上層電極〈
３３）がある。第３のアイランド内には拡散抵抗（３４
）があり、エピタキシャル層（２２）表面には拡散抵抗
領域（３５）とその両端にコンタクト領域（３６）が形
成されている。

先ず第１図Ａの如く、不純物濃度が１０　”ａｔｏｍ／
ｃｍｓ程度のＰ型シリコン半導体基板（２１）の表面に
熱酸化膜を形成した後、Ｎ１型の埋込み層（２３）の形
成予定領域を蝕刻した後、この開口部を介してＮ型の不
純物であるアンチモンやヒ素をドープする。

続いて第１図Ｂの如く、Ｐ１型の上下分離領域（翻）の
下側拡散領域（２５）の形成予定領域上の熱酸化膜を開
口し、この開口部を介してＰ型の不純物であるボロンを
ドープする。

次に第１図Ｃの如く、前記半導体基板（２１）上の熱酸
化膜を全て除去してから前記半導体基板（２１〉上に周
知の気相成長法によって比抵抗０．１〜５Ω・印のＮ型
のエピタキシャル層（２２）を２〜８μｍの厚さで形成
する。この時は、先にドープした不純物は若干上下に拡
散されている。

次に、温度約１０００″Ｃ１数時間の熱酸化によって、
前記エピタキシャル層（２２）表面に、熱酸化膜を形成
した後、この半導体基板全体を再度熱処理して、先にド
ープした不純物を再拡散する。

従って前記下側拡散領域（２５）は、前記エピタキシャ
ル層（２２）の約半分以上まで上方拡散される。

また本工程によってエピタキシャル層（２２〉表面の熱
酸化膜は数千人の厚さまで成長をし、この熱酸化膜（４
０）は、後述のマスクと同様な働きを示す。

ただし、前記熱酸化膜を全て除去し、例えばシリコン窒
化膜等を拡散マスクとしても良いし、ＣＶＤ法でシリコ
ン酸化膜を形成しても良い。

またエピタキシャル層厚を従来にくらべ約半分以下にす
ると、その分前配下側拡散領域（２５）もシャロー化さ
れる。従って横方向の広がりを減少できる。

続いて、第１図りの如く、予定のＭＯ５容量素子〈四）
の下層電極領域（３１）上の前記シリコン酸化膜（４０
）を除去し、全面に例えばリングラスを形成する。その
後所定温度、所定時間の熱処理を加え、リンをエピタキ
シャル層＜２２）内に拡散させる。その後、リングラス
を所定のエツチング液で除去し、所定の深さまで達する
ように再度熱処理を行なう。

続いて、第１図Ｅの如く、予定の上下分離領域（翻）の
上側拡散領域（２４〉、予定のベース領域（２７）およ
び予定の拡散抵抗領域（３５）と対応する前記シリコン
酸化膜（４０）に不純物の導入孔（４１）　、　（４２
）　。

（４３）を形成する工程がある。

ここではポジ型レジスト膜をマスクとし、ドライエツチ
ングによって形成する。この後、エピタキシャル層（２
２）の露出している領域をダミー酸化して、ダミー酸化
膜を形成する。このダミー酸化膜は、後のイオン注入工
程によるエピタキシャル層（２２）のダメージを減少し
、またイオンをランダムに分散して均一に注入するため
に用いる。

続いて、第１図Ｆの如く予定のベース領域（２７）上の
前記導入孔（４２）にマスク（４４）を設け、不純物を
前記予定の上側拡散領域（２４）にイオン注入する。

ここでは注入イオンのブロックが可能なレジスト膜、い
わゆるマスク（４４）を全面に被覆した後、前記上側拡
散領域（２４）に対応するマスク（４４）を除去し、Ｐ
型の不純物であるボロンを所定条件で注入する。

本工程では、図の如くマスク（４４）の開口部をシリコ
ン酸化膜（４０）の導入孔（４１）より大きく形成して
も、このシリコン酸化膜（４０）がマスクとして働くの
で前記導入孔（４１）と前記予定の上側拡散領域（２４
）の形成位置が一致することを示している。

続いて、第１図Ｇの如く前記マスク（４４）の除去後、
前記全ての導入孔（４１）　、　（４２）　、　（４３
）から不純物をイオン注入し、熱処理をして前記上側拡
散領域（２４〉と前記ベース領域（２７）を形成する工
程がある。

ここでは、前工程でマスク（４４）が全て除去され、前
記上側拡散領域（２４）、ベース領域（２７）および拡
散抵抗領域（３５）の導入孔（４１）　、　（４２）　
、　（４３）が露出される。この状態でボロン（Ｂ）を
イオン注入し、熱処理される。

従ってベース領域（２７）が形成され、同時に上側拡散
領域（２４）は第１図Ｈの如く下側拡散領域（２５）に
到達し、拡散抵抗領域（３５）も形成される。しかも同
時に予定の上側拡散領域（２４）に再度不純物がイオン
注入されている。

本発明の特徴とする所は、前述した第１図Ｅ乃至第１図
Ｇにある。

従来では分離領域（翻）の形成およびベース領域（２７
）の形成時に、設計値からのずれが生じても、円領域の
接触が生じないように余裕を設けていたが、本願は予め
一度に導入孔（４１）　、　（４２）　、　（４３）を
形成し、この導入孔で形成位置を決めているので、前記
余裕を設ける必要がない。

つまり第１図Ｆの如く、ベース領域（２７）の導入孔（
４２）にマスクを設けるだけで、分離領域（２４）の形
成位置は、前記分離領域（２４）の導入孔（４１）で決
定できる。またベース領域（２７）は、マスクを設ける
工程を用いないで、予め形成したベース領域（２７）の
導入孔（４２）で決定している。従って従来例で示した
マスクの形成ずれやベース領域の導入孔のずれによる心
配は全く不要となる。第１図Ｅの如く、一端精度良く導
入孔（４１）　、　（４２）　、　（４３）が形成され
れば、この精度で夫々の拡散領域（２４）　、　（２７
）　、　（３５）の形成位置が実現できる。

しかもイオン注入で形成し、前記上側拡散領域（２４）
をベース領域（２７）の拡散工程で同時におこなってい
るので、熱拡散と比べ夫々の拡散領域の横方向への広が
りまたはこの広がりのばらつきをを最小限にすることが
できる。

これらの理由により、ベース領域（２７）の周辺に渡り
余裕が不要となり、平面的には縦、横の方向で不要とな
るので余裕を大幅に削減でき、セルサイズを縮小できる
。そのため集積度の高いチップでは、大幅にチップサイ
ズを小さくできる。

第１図Ｇの工程では、マスクを形成せずに拡散していた
が、本願は分離領域（２４）上の導入孔（４１）にマス
クを設けても良い。

第１図Ｆで説明した様に、ベース領域（２７）と対応す
るマスクの開口部を、前記導入孔（４２）よりやや大き
くするだけで、精度良くベース領域（２７）を決定でき
る。ここではマスクによって余剰な不純物が分離領域（
２４）へ注入されるのを防止できる。

続いて第１図Ｈの如く、ベース領域（２７）内に形成予
定のベースコンタクト領域（４５）に対応する領域と、
分離領域（２４）および拡散抵抗領域（３５）のコンタ
クト領域（３６）上が開孔されるように、マスクとなる
ホトレジスト膜（４６）を形成する工程がある。

その後、ボロン（Ｂ）をイオン注入する工程がある。

続いて前記ホトレジスト膜（４６）を除去し、前記エピ
タキシャル層（２２）上のシリコン酸化膜（４０）全て
を選択的にエツチングするか、または前記ベース領域（
２７）以外のシリコン酸化膜（４０）が約１０００人と
なるようにエツチングをする。その後、全面にノンドー
プのシリコン酸化膜、リンドープのシリコン酸化膜を夫
々数千人積層し、全面の膜厚にあまり差が生じないよう
にしている。これは、第１図Ｈで示したシリコン酸化膜
（４０）であると、予定のエミッタ領域（２８〉上のシ
リコン酸化膜（４０）は、予定のコレクタコンタクト領
域（４７）上のシリコン酸化膜より薄いため、コレクタ
コンタクト領域（４７）の導入孔が完全に開くまでには
、エミッタ領域（２Ｂ〉となるエピタキシャル層がエツ
チングされてしまう。そのために、前述の如く、膜厚差
を少なくしてエミッタ領域（２８）に対応するエピタキ
シャル層上のシリコン酸化膜のサイドエツチング量を減
少している。

更に第１図Ｉに示す如く、ネガ型のホトレジスト膜を使
って、ＭＯ５容量素子（観）の予定の誘電体薄膜り３２
）が形成されるシリコン酸化膜（４８）を除去し、誘電
体薄膜り３２）を形成する工程がある。

ここでシリコン酸化膜り４８）は、ウェットエツチング
により開口され、全面に数百人のシリコン窒化膜（３２
）が形成される。そしてケミカルドライエツチングによ
って図の如くエツチングされる。

最後に、ホトレジスト膜を形成し、異方性エツチングに
よって、予定のエミッタ領域（２８）、予定のコレクタ
コンタクト領域（４７）、予定の下層電極のコンタクト
領域（４９）、および拡散抵抗領域（３５）のコンタク
ト領域（３６）上のシリコン酸化膜（４８）を除去する
。そして前記ホトレジスト膜を除去した後、再度予定の
エミッタ領域（２８）、予定のコレクタコンタクト領域
（４７）および前記下層電極（３１）のコンタクト領域
（４９）に対応するエピタキシャル層が露出する様に、
ホトレジスト膜を形成する。

そしてこのホトレジスト膜をマスクとして、ヒ素（Ａｓ
）をイオン注入し、エミッタ領域（２８）、コレクタコ
ンタクト領域（４７）および下層電極領域（３１）のコ
ンタクト領域（４９）を形成する。

そして前記レジスト膜を除去し、熱処理をしてエミッタ
領域（２８）を下方拡散した後、ライトエツチングして
、第１図Ｊの如くアルミニウム電極を形成している。

クト）発明の効果 以上の説明からも明らかな様に、予め半導体層の予定の
ベース領域と予定の分離領域とに対応する絶縁膜に不純
物の導入孔を予め精度良く形成し、予定のベース領域上
の導入孔にマスクを設けて予定の分離領域にイオン注入
し、このマスクを除去し、全ての導入孔に不純物をイオ
ン注入してベース領域および分離領域を同時に形成する
ことで、予め精度良く形成した導入孔によってベース領
域の形成位置が決定できる。従ってベース領域によるず
れは大幅に削減でき、従来設けていたずれによる余裕を
大幅に減らすことができる。

また分離領域はベース領域の拡散工程と同時におこなわ
れるので、この分離領域の横広がりのばらつきを減少で
き、しかも工程を削減できる。

従ってこの余裕はベース領域および分離領域の周辺で減
らせるので、セルサイズの縮小を可能とし、その上、集
積回路となればこのセルの数だけこの縮小面積が減らせ
るので、大幅なチップサイズの縮小が可能となる。

またベース領域と分離領域は同導電型であるので、マス
クを形成せずに形成できる。従ってホトレジスト工程を
削減できるのでその分歩留りを向上できる。

次に、分離領域の形成工程の後で、マスクを除去し、こ
の分離領域上に再度マスクを設けて、ベース領域を形成
する工程においても、このマスクの開口部を予定のベー
ス領域の導入孔より大きくすることによって、予め形成
した導入孔の精度で位置決めができる。従って余分な不
純物を分離領域に注入すること無しに、精度良く位置決
めができ、前述と同様に大幅なセルサイズの縮小が可能
となる。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｊは、本発明の半導体集積回路の製
造方法を示す断面図、第２図は従来の半導体集積回路の
断面図である。

Claims (4)

【特許請求の範囲】
1. （１）半導体層上に絶縁膜を形成する工程と、前記半導
   体層の予定のベース領域と予定の分離領域とに対応する
   前記絶縁膜に不純物の導入孔を形成する工程と、 前記予定のベース領域上の前記導入孔にマスクを設け、
   不純物を前記予定の分離領域にイオン注入する工程と、 前記マスクを除去した後、前記全ての導入孔から不純物
   をイオン注入して前記分離領域および前記ベース領域を
   拡散する工程とを備えることを特徴とした半導体集積回
   路の製造方法。
2. （２）半導体層上に絶縁膜を形成する工程と、前記半導
   体層の予定のベース領域と予定の分離領域とに対応する
   前記絶縁膜に不純物の導入孔を形成する工程と、 前記予定のベース領域上の前記導入孔にマスクを設け、
   不純物を前記分離領域にイオン注入する工程と、 前記マスクを除去した後、前記予定の分離領域上の前記
   導入孔にマスクを設け、不純物をイオン注入して前記分
   離領域および前記ベース領域を拡散する工程とを備える
   ことを特徴とした半導体集積回路の製造方法。
3. （３）一導電型の半導体基板上に逆導電型のエピタキシ
   ャル層を形成する工程と、 前記エピタキシャル層上にシリコン酸化膜を形成する工
   程と、 前記エピタキシャル層の予定のベース領域と分離領域と
   に対応する前記シリコン酸化膜に不純物の導入孔を形成
   する工程と、 前記予定のベース領域上の前記導入孔にマスクを設け、
   一導電型の不純物を前記分離領域にイオン注入する工程
   と、 前記マスクを除去した後、前記全ての導入孔から不純物
   をイオン注入して前記分離領域および前記ベース領域を
   拡散する工程と、 前記エピタキシャル層上のシリコン酸化膜をホトエッチ
   ングして、前記エピタキシャル層の予定のコレクタコン
   タクト領域と前記ベース領域内の予定のエミッタ領域の
   導入孔を形成する工程と、前記予定のコレクタコンタク
   ト領域と前記予定のエミッタ領域の導入孔から不純物を
   拡散して前記コレクタコンタクト領域と前記エミッタ領
   域を形成する工程とを備えることを特徴とした半導体集
   積回路の製造方法。
4. （４）一導電型の半導体基板上に逆導電型のエピタキシ
   ャル層を形成する工程と、 前記エピタキシャル層上にシリコン酸化膜を形成する工
   程と、 前記エピタキシャル層の予定のベース領域と予定の分離
   領域とに対応する前記シリコン酸化膜に不純物の導入孔
   を形成する工程と、 前記予定のベース領域上の前記導入孔にマスクを設け、
   一導電型の不純物を前記予定の分離領域にイオン注入す
   る工程と、 前記マスクを除去した後、前記予定の分離領域上の前記
   導入孔にマスクを設け、不純物をイオン注入して前記分
   離領域およびベース領域を拡散する工程と、 前記マスクを除去した後、前記エピタキシャル層上のシ
   リコン酸化膜をホトエッチングして、前記エピタキシャ
   ル層の予定のコレクタコンタクト領域と前記ベース領域
   内の予定のエミッタ領域の導入孔を形成する工程と、 前記予定のコレクタコンタクト領域と前記予定のエミッ
   タ領域の導入孔から不純物を拡散して前記コレクタコン
   タクト領域と前記エミッタ領域を形成する工程とを備え
   ることを特徴とした半導体集積回路の製造方法。