JPH03104234A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体集積回路の製造方法に関し、特に工程を
簡略化し集積密度を大幅に向上させた半導体集積回路の
製造方法に関するものである。

（ロ〉従来の技術 半導体集積回路辻、高性能化、高機能化が進む中で、高
集積化が非常に重要なポイントとなっている。

例えばバイボーラトランジスタの構造や製造方法が「最
新ＬＳＩプロセス技術」工業調査会（１９８４年４月２
５日発行）等に詳しく述べられている． このバイボーラトランジスタ（１〉は第２図の如く、Ｐ
型の半導体基板（２〉上にＮ型のエビタキシ勺ル層（３
）が積層され、この半導体基板（２）とエピタキシャル
層（３）の間には、Ｎ＋型の埋込み層（４〉が形成され
ている。

またこの埋込み層（４）の周囲には、前記エビタキシケ
ル層＜３〉表面から前記半導体基板（２）に到達された
Ｐ＋型の分離領域（５〉がある．この分離領域（５）は
、エピタキシャル層表面より一気に拡散しても良いし、
第２図の如く、上下分離法によって拡散しても良い． また前記分離領域（５）によって、前記エピタキシャル
層（３〉より成るアイランド（６〉が形成され、このア
イランド（６〉がＮ型のコレクタ領域と成る．またこの
アイランド《６〉内に形成されたＰ型のベース領域（７
）と、このベース領域（７）内に形成されたＮ＋型のエ
ミツタ領域（８）と、前記コレクタとなるエピタキシャ
ル層が露出している領域に形成されたコレクタコンタク
ト領域（９〉とがあり、また前記エピタキシャル層（３
〉上に形成されたＳｉｎ．膜のコンタクト孔を介して形
成された夫々の電極がある。

次にこのバイポーラトランジスタ〈１〉の製造方法につ
いて述べる．先ずＰ型の半導体基板（２）上に、ＳｉＯ
オ膜を形成し、このＳｉｎ．膜に埋込み層（４〉の拡散
孔を形成し、この拡散孔を介してアンチモンを前記半導
体基板（２〉に拡散する第１の工程がある。

ここで第２図の場合、前記分離領域（５）は、上下分離
によって達成されているので、拡散孔を介してボロンを
前記半導体基板（２）に拡散し、Ｐ＋型の下側拡散層（
１０）も形成される． 次に前記半導体基板（２〉表面にエビタキシ勺ル層（３
）を積層し、このエピタキシャル層（３〉にＳｉｎ．膜
を形成する．このＳｉｎ．膜仕、ホトレジスト膜の塗布
、マスク合わせ、露光およびエッチング等によって、分
離領域（５〉の上側拡散領域（１１〉の拡散孔が形成さ
れ、この拡散孔を介してボロンが拡散されて前記分離領
域（５）が形成される第２の工程がある。

続いて、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエッチング等によって、前記Ｓｉｎ．膜に前記
ベース領域（７）の拡散孔を形成し、この拡散孔を介し
てボロンを拡散し、ベース領域（７〉を形成する第３の
工程がある． 更に、再度ホトレジスト膜の塗布、マスク合わせ、露光
およびエッチング等によって、前記５１０ｘ膜にエミッ
タ領域（８）およびコレクタコンタクト領域（９〉の拡
散孔を形成し、この拡散孔を介してヒ素を拡散し、エミ
ッタ領域〈８〉とコレクタコンタクト領域（９〉を形成
する第４の工程がある．最後に、再度ホトレジスト膜の
塗布、マスク合わせ、露光およびエッチング等によって
、前記Ｓｉｎ．膜に前記エミッタ領域〈８〉、ベース領
域（７）およびコレクタコンタクト領域（９）のコンタ
クト孔を形成し、例えばＡ２蒸着して夫々の電極を形成
する第５の工程がある． （八〉発明が解決しようとする課題 前述の第１乃至第５の工程によってバイポーラトランジ
スタ（１〉が達成される．しかし第２の工程、第３の工
程および第４の工程の拡散孔の形成位置は、マスク合わ
せやエッチングにより設計値からのずれが生じる。

第２図では、上下分離領域（５〉の上側拡散領域（１１
）の拡散深さおよびベース領域（７）の拡散深さを、夫
々４μｍおよび１μｍとすると、横方向へ夫々同程度広
がる．またマスク合わせやエッチングによって第２図の
破線の如く、左側にずれてベース領域（７〉が形成され
る事がある．もちろん右及び紙面に対して垂直方向にず
れても同様な事がいえる．この事を考えて、実際は矢印
で示した幅（約２μｍ）の余裕を設け、各拡散領域との
接触を防止している．従って両側で４μｍの余裕を、集
積化されるトランジスタの夫々に設定するため、集積度
の向上の障害となっていた．しかもベース、エミッタ領
域は、夫々、マスク合わせ、エッチングおよび拡散の工
程を有しているので、工程数が長く歩留りの低下を招い
ていた。

更には、この半導体集積回路には、前記トランジスタ以
外に例えば拡散抵抗素子が形成されている．この拡散抵
抗素手も前述と同様な理由で集積度の向上に障害があっ
た．また抵抗値の異なる拡散抵抗素子を得ようとすると
、夫々別々に拡散工程を用いて形成しなければならず、
工程の簡略化に障害があった． 本願辻、拡散抵抗も有した半導体集積回路の集積度を向
上し、更にはこの拡散抵抗値を容易に設定できる製造方
法を提供するものである．（二〉課題を解決するための
手段 本発明は前述の課題に鑑みてなされ、半導体層（２３）
上に絶縁膜（５２〉を形成する工程と、前記半導体層（
２３〉の予定の分離領域（２５）、予定のベース領域（
２８〉および予定の第１乃至第３の拡散抵抗領域（４１
）　，　（４２）　，　（４３）とに対応する前記絶縁
膜（５２）に不純物の導入孔（５３）　，　（５４）　
，　（５５）　．　（５６）　，　（５７）を形成する
工程と、前記予定のベース領域（２８〉、予定の第２お
よび第３の拡散抵抗領域（４２）　，　（４３）上の前
記導入孔《５４）　，　（５６）　，　（５７）にマス
ク（５８〉を設け、前記予定の分離領域（２５）および
予定の第１の拡散抵抗領域（４１）に不純物を導入する
第３の工程と、前記マスク（５８〉を除去した後、前記
予定の分離領域（２５）、予定のベース領域（２８）お
よび予定の第１乃至第３の拡散抵抗領域（４１）　，　
（４２）　，　（４３）に不純物を導入する工程と、 前記ベース領域（２８〉の一部および前記予定の第３の
拡散抵抗領域（４３〉にマスク〈５９〉を設け、前記ベ
ース領域（２８）内のベースコンタクト領域（２９）、
前記予定の第１および第２の拡散抵抗領域（４１）　，
（４２）に不純物を導入する工程とを備えることで解決
するものである。

（＊〉作用 前述の手段によって、予定の分離領域（２７）、予定の
ベース領域（２８）および予定の拡散抵抗（３８）　，
（４１）　，　（４２）の導入孔（５３）　，　（５４
）　，　（５５）　，　（５６）　，　（５７）を一度
に形成するので、夫々の領域の形成位置がこの導入孔に
よって決定できる．従って、従来設けていた形成位置の
ずれに対する余裕を省くことができるので、占有面積を
縮小でき、集積度を向上できる。

また分離領域（２７）、ベース領域（２８〉およびべ一
スコンタクト領域（３０〉は、異なる不純物濃度を有し
ており、夫々をシート抵抗で表わすと、分離領域（２７
〉は約２００Ω／口、ベース領域（２８〉は約１．５Ｋ
Ω／口およびベースコンタクト領域（２９〉が約４００
Ω／口となる． 従って第１の拡散抵抗領域（４１）に、この３種類を全
て導入すると約１５０Ω／口となる．第２の拡散抵抗領
域（４２〉は、ベース領域（２８〉およびべ一スコンタ
クト領域（２９〉の工程と同時に不純物が注入され、約
４００Ω／口となる．更に、第３の拡散抵抗領域（４３
〉は、ベース領域（２８）の工程と同時に不純物が注入
され、約１．５ＫΩ／口となる．従って抵抗値が大、中
、小となる３種類の拡散抵抗を形成できるため、この３
種類の抵抗を直列や並列に組み合せることで、目的とす
る値の抵抗を容易に形成することができる． くへ〉実施例 先ず説明の都合上、第１図Ｊを参照しながら本発明によ
って達成される半導体集積回路（麩）の構成を説明する
． 第１図Ｊに示す如く、Ｐ型のシリコン半導体基板（２２
〉があり、この半導体基板（２２〉上にはＮ型のエピタ
キシャル層（２３〉がある．このエピタキシャル層ク２
３）と前記半導体基板（２２）の間にはＮ１型の埋込み
層（２４）が複数個あり、この埋込み層（２４〉を囲み
前記エピタキシ々ル層（２３）を、上側拡散領域（２５
）と下側拡散領域（２６〉で分離領する上下分離領域（
２７）がある。従ってこの上下分離領域（２７）によっ
て複数のアイランドが形成されている．第１のアイラン
ド内には、前記エピタキシャル層（２３）をフレクタ領
域とし、ベース領域（２８）、ベースコンタクト領域（
２９）およびエミッタ領域（３０〉より成るトランジス
タ《丼〉がある．第２のアイランド内には、ＭＯＳ容量
素子〈婬）があり、エビタキシセル層（２３）表面には
下層電極領域（３３）と下層電極（３４〉のコンタクト
領域（３５）があり、その上に誘電体層（３６〉および
上層電極（３７）がある．また第３乃至第５のアイラン
ド内には、第１乃至第３の拡散抵抗（３ｇ）　，　（３
９）　，　（４０）があり、夫々のエピタキシャル層（
２３）の表面には、第１乃至第３の拡散抵抗領域（４１
）　，　（４２）　，　（４３）が形成されている．ま
た図には示していないが、拡散抵抗領域の両端には、高
濃度のコンタクト領域が形成され、このコンタクト領域
に電極（４４）が形成されている。

次に本発明の実施例である半導体集積回路（２１〉の製
造方法を説明する． 先ず第１図Ａの如く、不純物濃度が１０１″ａｔｏａｔ
／ｃｍ”程度のＰ型シリコン半導体基板（２２）の表面
番こ熱酸化膜（５１）を形成した後、Ｎ＋型の埋込み層
く２４）の形成予定領域を蝕刻した後、この開口部を介
してＮ型の不純物であるアンチモンやヒ素をドープする
． 続いて第１図Ｂの如く、Ｐ″″型の上下分離領域（２７
〉の下側拡散領域（２６〉の形成予定領域上の熱酸化膜
（５１〉を開口し、この開口部を介してＰ型の不純物で
あるボロンをドープする． 次に第１図Ｃの如く、前記半導体基板（２２〉上の熱酸
化膜（貼）を全て除去してから前記半導体基板《２２）
上に周知の気相成長法によって比抵抗０．１〜５Ω・０
のＮ型のエピタキシャル層（２３）を２〜８μｍの厚さ
で形戒する。この時は、先にドープした不純物は若干上
下に拡散されている．次に、温度約１０００゜Ｃ１数時
間の熱酸化によって、前記エピタキシャル層（２３〉表
面に、熱酸化膜（５２）を形成した後、この半導体基板
全体を再度熱処理して、先にドープした不純物を再拡散
する． 従って前記下側拡散領域（２６）は、前記エピタキシャ
ル層（２３）の約半分以上まで上方拡散される．また本
工程によってエビタキシケル層（２３〉表面の熱酸化膜
〈５２〉は数千人の厚さまで成長をし、この熱酸化膜（
５２〉は、後述のマスクとして使用する．ただし、前記
熱酸化膜《５２）を全て除去し、例えばシリコン窒化膜
等を拡散マスクとしても良いし、ＣＶＤ法でシリコン酸
化膜を形成しても良い．またエピタキシャル層厚を従来
にくらべ約半分以下にすると、その分前記下側拡散領域
（２６）もシャロー化できる．従って横方向の広がりを
減少できる． 続いて、第１図Ｄの如く、予定のＭＯＳ容量素子（３２
）の下層電極領域（３３〉上の前記シリコン酸化膜〈５
２〉を除去し、全面に例えばリングラスを形成する．そ
の後所定温度、所定時間の熱娼理を加え、リンをエビタ
キシ〜ル層（ｚ３）内に拡散させる。その後、リングラ
スを所定のエッチング液で除去し、所定の深さまで達す
るように再度熱処理を行なう． 続いて、第１図Ｅの如く、予定の上下分離領域〈２７）
の上側拡散領域（２５〉、予定のベース領域（２８〉お
よび予定の第１乃至第３の拡散抵抗領域（４１），（４
２）　，　（４３）と対応する前記シリコン酸化膜（２
５）に不純物の導入孔（５３）　，　（５４）　，　（
５５）　，　＜５６）　，　（５７）を形成する工程が
ある． ここではボジ型レジスト膜をマスクとし、ドライエッチ
ングによって形成する．この後、エビタキシケル層（２
３）の露出している領域にダミー酸化膜を形成する．こ
のダミー酸化膜｛よ、後のイオン注入工程によるエビタ
キシ勺ル層（２３）のダメージを減少し、またイオンを
ランダムに分散して均一に注入するために用いる。

続いて、第１図Ｆの如く予定のベース領域（２８〉上の
前記導入孔（５４〉、前記予定の第２および第３の拡散
抵抗領域（５６）　，　（５７）上にマスク（５８〉を
設け、不純物を前記予定の上側拡散領域（２５〉および
前記予定の第１の拡散抵抗領域（５５〉にイオン注入す
る。

ここでは注入イオンのブロックが可能なレジスト膜、い
わゆるマスク（５８〉を全面に被覆した後、前記上側拡
散領域（２５〉に対応するマスク（５８）と前記予定の
第１の拡散抵抗領域（４１）に対応するマスク（５８〉
を除去し、Ｐ型の不純物であるボロンを所定条件で注入
する． 本工程では、図の如くマスク（５８〉の開口部をシリコ
ン酸化膜（５２）の導入孔（５３）　，　（５５）より
大きく形成しても、このシリコン酸化膜（５２）がマス
クとして働くので、前記導入孔（５３）と前記予定の上
側拡散領域（２５〉の形成位置、および前記導入孔（５
Ｓ）と前記予定の第１の拡散抵抗領域（４１）の形成位
置が一致することを示している。

続いて、第１図Ｇの如く前記マスク（５８）の除去後、
前記導入孔（５３）　，　（５４）　，　（５５）　，
　（５６）　，　（５７）から不純物をイオン注入し、
熱処理をして前記上側拡散領域（２５）、前記ベース領
域（２８〉および前記予定の第１乃至第３の拡散抵抗領
域（４１）　，　（４２）　，　（４３）を形成する工
程がある． ここでは、前工程でマスク（５８〉が除去され、この状
態でボロン（Ｂ）をイオン注入し、熱処理される。従っ
て第１図Ｇでは、予定の上側拡散領域（２５）、予定の
ベース領域（２８〉、予定の第１乃至第３の拡散抵抗領
域（４１）　，　（４２）　，　（４３）に不純物が導
入される．また前記熱処理によって、前記上側拡散領域
（２５〉は下側拡散領域（２６）に到達する。

本発明の第１の特徴となる点辻、前記上側拡散領域（２
５）、ベース領域（２８）および拡散抵抗領域（４１）
　，　（４２）　，　（４３）の導入孔（５３）　，　
（５４）　，　（５５＞　，　（５６）　，　（５７）
を予め形成し、この導入孔によって前記拡散領域の位置
を決定していく方法にある．従来では、ベース領域（２
８）および拡散抵抗領域（４１）　，　（４２）　，　
（４３）の形成位置が、ホトマスク等のズレによって設
計値からずれた場合、前記上側拡散領域〈２５〉との接
触を防止するために、その離間距離に余裕を設けていた
。

一方、本願は、予め一度に導入孔（５３）　，　（５４
）　，（５５）　，　（５６）　，　（５７）を形成し
、この導入孔によって形成位置を決めているので、前述
の余裕を設ける必要がなく、大幅に集積度を向上できる
ものである． つまり第１図Ｆの如く、ベース領域〈２８〉の導入孔（
５４）および選択された拡散抵抗領域（４２）　，　（
４３）にマスクを設けるだけで、上側拡散領域（２５）
および第１の拡散抵抗領域（４１）の形成位置は、この
導入孔（５３）　，　（５５）で決定できる．また第１
図Ｇの如く、ベース領域（２８）は、予め形成したベー
ス領域（２８〉の導入孔（５４）で決定している．従っ
て従来例で示したマスクのずれ等によるベース領域の導
入孔のずれは全く皆無となる．第１図Ｅの如く、一旦精
度良く導入孔（５３）　，　（５４）　，　（５５）　
，　（５６）　，　（５７）が形成されれば、この精度
で夫々の拡散領域（２５）　，　（２８）　，　（４１
）　，　（４２）　，　（４３）の形成位置が実現でき
る。

しかもイオン注入で形成し、前記上側拡散領域（２５）
をベース領域（２８）の拡散工程で同時に行なっている
ので、熱拡散と比べ夫々の拡散領域の横方向への広がり
またはこの広がりのばらつきを最小限にすることができ
る． これらの理由により、ベース領域（２８〉の周辺に渡り
余裕が不要となり、平面的には縦、横の方向で不要とな
るので余裕を大幅に削減でき、セルサイズを縮小できる
。そのため集積度の高いチップでは、大幅にチップサイ
ズを小さくできる．第１図Ｇの工程では、マスクを形成
せずに拡散していたが、本願は分離領域（η〉上の導入
孔（５３〉にマスクを設けても良い． 第１図Ｆで説明した様に、ベース領域（２８〉と対応す
るマスクの開口部を、前記導入孔（５４〉よりやや大き
くするだけで、精度良くベース領域（２８）を決定でき
る．また拡散抵抗も同様なことがいえる． 続いて第１図Ｈの如く、ベース領域（２８〉内に形成予
定のベースコンタクト領域（２９）、分離領域（ここで
は上側拡散領域と対応する．）（２５）、第１および第
２の拡散抵抗領域（４１＞　．　（４２）に対応する領
域が開孔されるように、マスクとなるホトレジスト膜《
５９〉を形成する工程がある．その後、ポロン（Ｂ）を
イオン注入する． 従って前記ベース領域（２Ｂ＞内には、ベースコンタク
ト領域ク２９）が形成される．また第１の拡散抵抗領域
（４１）には、第１図Ｆ１第１図Ｇおよび本工程の不純
物拡散によって、３種類の不純物が導入される．また第
２の拡散抵抗領域（４２）には、第１図Ｇおよび本工程
の不純物拡散によって２種類の不純物が導入される．ま
た第３の拡散抵抗領域（４３〉には、本工程の不純物拡
散によって、１種類の不純物が導入される． ここで前記上側拡散領域、ベース領域およびベースコン
タクト領域の不純物濃度を夫々Ｎ１．。、Ｎ１およびＦ
Ｊｓｃとすれば、前記第１乃至第３の拡散抵抗領域（４
１）　，　（４２）　．　（４３＞の不純物濃度は、Ｎ
ｙｓｏ＋Ｎｍ＋Ｎｍｃ％Ｎｍ＋Ｎ＊ｃおよびＮ．となる
．またｈＪ＋ｓ。、Ｎｌ、Ｎｌｅによって決定されるシ
ート抵抗は夫々、２００Ω／口、１．５ＫΩ／口、４０
０Ω／口となる．従って前記第１乃至第３の拡散抵抗は
、夫々約１５０Ω／口、約４００Ω／口および１．５Ｋ
Ω／口となり、約３倍ずつ変化している．従って大、中
、小と３種類の拡散抵抗（３８）　，　（３９）　，　
（４０）が形成できるため、これらを並列や直列に組み
合せることで、目的の抵抗値を容易に形成することがで
きる． 続いて前記ホトレジスト膜（５９〉を除去し、前記エビ
タキシ勺ル層（２３）上のシリコン酸化膜〈５２〉全て
を選択的にエッチングするが、または前記ペース領域（
２８）以外のシリコン酸化膜（５２）が約１０００人と
なるようにエッチングをする．その後、全面にノンドー
ブのシリコン酸化膜、リンドーブのシリコン酸化膜を夫
々数千大積層し、全面の膜厚にあまり差が生じないよう
にしている．これは、第１図Ｈで示したシリコン酸化膜
《５２）であると、予定のエミッタ領域（３０）上のシ
リコン酸化膜（５２）は、予定のコレクタコンタクト領
域＜６０〉上のシリコン酸化膜より薄いため、コレクタ
コンタクト領域（６０）の導入孔が完全に開くまでには
、エミツタ領域（３０）となるエピタキシャル層がエッ
チングされてしまう．そのために、前述の如く、膜厚差
を少なくしてエミッタ領域（３０）に対応するエピタキ
シャル層上のシリコン酸化膜のサイドエッチング量を減
少している． 更に第１図Ｉに示す如く、ネガ型のホトレジスト膜を使
って、ＭＯＳ容量素子（婬）の予定の誘電体薄膜（３６
〉が形成されるシリコン酸化膜（６１〉を除去し、誘電
体薄膜（３６〉を形成する工程がある．ここでシリコン
酸化膜（６１）は、ウエットエッチングにより開口され
、全面に数百人のシリコン窒化膜が形成される．モして
ケミカルドライエッチングによって図の如く誘電体薄膜
（３６〉がエッチングされる． 最後に、ホトレジスト膜を形成し、異方性エッチングに
よって、予定のエミッタ領域（３０）、予定のコレクタ
フンタクト領域（６０）、予定の下層電極のコンタクト
領域《３５）、および拡散抵抗領域（３９〉のコンタク
ト領域（６２）上のシリコン酸化膜（５８〉を除去する
．そして前記ホトレジスト膜を除去した後、再度予定の
エミッタ領域〈３０〉、予定のコレクタコンタクト領域
（６０〉および前記下層電極〈３４〉のコンタクト領域
（３５〉に対応するエピタキシャル層が露出する様に、
ホトレジスト膜を形成する．そしてこのホトレジスト膜
をマスクとして、ヒ素（Ａｓ）をイオン注入し、エミッ
タ領域（３０〉、コレクタコンタクト領域（６０〉およ
び下層電極（３４）のコンタクト領域（３５）を形成す
る． そして前記レジスト膜を除去し、熱処理をしてエミッタ
領域（３０〉を下方拡散した後、ライトエッチングして
、第１図Ｊの如くアルミニウム電極を形成している． （ト〉発明の効果 以上の説明からも明らかな様に、予め半導体層の予定の
ベース領域、予定の分離領域、および拡散抵抗に対応す
る絶縁膜に不純物の導入孔を予め精度良く形成し、トラ
ンジスタ領域のみを考えれば、予定のベース領域上の導
入孔にマスクを設けて予定の分離領域にイオン注入し、
このマスクを除去し、全ての導入孔に不純物をイオン注
入してベース領域および分離領域を同時に形成すること
で、予め精度良く形成した導入孔によってベース領域の
形成位置が決定できる。従ってベース領域によるずれは
大幅に削減でき、従来設けていたずれによる余裕を大幅
に減らすことができる。

また分離領域はベース領域の拡散工程と同時に行なわれ
るので、この分離領域の横広がりのばらつきを減少でき
、しかも工程を削減できる．また拡散抵抗の領域のみを
考えると、前述と同様に、予め形成した分離領域と拡散
抵抗の導入孔によって精度良く形成位置が決定できる．
よって従来設けていた余裕を省くことができる．従って
この余裕はベース領域、拡散抵抗および分離領域の周辺
で減らせるので、セルサイズの縮小を可能とし、その上
、集積回路となればこのセルの数だけこの縮小面積が減
らせるので、大幅なチップサイズの縮小が可能となる． また拡散抵抗は、分離領域、ベース領域およびベースコ
ンタクト領域の不純物拡散工程を活用して形成している
ので、多くの種類の抵抗値を形成できしかも従来と比較
して大幅に工程を削減できる．

【図面の簡単な説明】

第１図Ａ乃至第１図Ｊは、本発明の半導体集積回路の製
造方法を示す断面図、第２図は従来の半導体集積回路を
示す断面図である．

Claims (2)

【特許請求の範囲】
1. （１）半導体層上に絶縁膜を形成する工程と、前記半導
   体層の予定の分離領域、予定のベース領域および予定の
   第１乃至第３の拡散抵抗領域とに対応する前記絶縁膜に
   不純物の導入孔を形成する工程と、 前記予定のベース領域、予定の第２および第３の拡散抵
   抗領域上の前記導入孔にマスクを設け、前記予定の分離
   領域および予定の第１の拡散抵抗領域に不純物を導入す
   る工程と、 前記マスクを除去した後、前記予定の分離領域、予定の
   ベース領域および予定の第１乃至第３の拡散抵抗領域に
   不純物を導入する工程と、前記ベース領域の一部および
   前記予定の第３の拡散抵抗領域にマスクを設け、前記ベ
   ース領域内のベースコンタクト領域、前記予定の第１お
   よび第２の拡散抵抗領域に不純物を導入する工程とを備
   えることを特徴とした半導体集積回路の製造方法。
2. （２）一導電型の半導体基板上に逆導電型のエピタキシ
   ャル層を形成する工程と、 前記エピタキシャル層上にシリコン酸化膜を形成する工
   程と、 前記エピタキシャル層の予定の分離領域、予定のベース
   領域および第１乃至第３の拡散抵抗領域とに対応する前
   記シリコン酸化膜に不純物の導入孔を形成する工程と、 前記ベース領域、前記予定の第２および第３の拡散抵抗
   領域上の導入孔にマスクを設け、前記予定の分離領域お
   よび予定の第１の拡散抵抗領域に不純物を導入する工程
   と、 前記マスクを除去した後、前記予定の分離領域、予定の
   ベース領域および予定の第１乃至第３の拡散抵抗領域に
   不純物を導入する工程と、前記ベース領域の一部および
   前記予定の第３の拡散抵抗領域にマスクを設け、前記ベ
   ース領域内のベースコンタクト領域、前記予定の第１お
   よび第２の拡散抵抗領域に不純物を導入する工程と、前
   記ベース領域内の予定のエミッタ領域内に不純物を導入
   する工程とを備え、３種類の拡散抵抗およびトランジス
   タとを形成することを特徴とした半導体集積回路の製造
   方法。