JPH02305463A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体集積回路の製造方法に関し、特に集積密
度を大幅に向上させた半導体集積回路の製造方法に関す
るものである。

（ロ）従来の技術 半導体集積回路は、高性能化、高機能化が進む中で、高
集積化が非常に重要なポイントとなっている。

例えばバイポーラトランジスタの構造や製造方法が１最
新ＬＳＩプロセス技術、工業調査会（１９８４年４月２
５日発行）等に詳しく述べられている。

このバイポーラトランジスタ（１）は第２図の如く、Ｐ
型の半導体基板（２）上にＮ型のエピタキシャル層（３
）が積層され、この半導体基板（２）とエピタキシャル
層（３）の間には、Ｎ０型の埋込み層（４）が形成され
ている。

またこの埋込み層（４）の周囲には、前記エピタキシャ
ル層（３）表面から前記半導体基板（２）に到達された
Ｐ＋型の分離領域（臣）がある、この分離領域（互）は
、エピタキシャル層表面より一気に拡散しても良いし、
第２図の如く、上下分離法によって拡散しても良い。

また前記分離領域（すによって、前記エピタキシャル層
（３）より成るアイランド（６）が形成され、このアイ
ランド（６）がＮ型のコレクタ領域と成る。またこのア
イランド（６）内に形成されたＰ型のベース領域（７）
と、このベース領域（７）内に形成されたＮゝ型のエミ
ッタ領域（８）と、前記コレクタとなるエピタキシャル
層が露出している領域に形成されたコレクタコンタクト
領域（９）とがあり、また前記エピタキシャル層（３）
上に形成されたＳｉＯ！膜のコンタクト孔を介して形成
された夫々の電極がある。

次にこのバイポーラトランジスタ（１）の製造方法につ
いて述べる。先ずＰ型の半導体基板（２）上に、Ｓｉカ
膜を形成し、このＳｉｎ、膜に埋込み層〈４）の拡散孔
を形成し、この拡散孔を介してアンチモンを前記半導体
基板（２）に拡散する第１の工程がある。

ここで第２図の場合、前記分離領域（５）は、上下分離
によって達成されているので、拡散孔を介してボロンを
前記半導体基板（２）に拡散し、Ｐ＋型の下側拡散層（
１０）も形成される。

次に前記半導体基板（２）表面にエピタキシャル層（３
）を積層し、このエピタキシャル層（３）にＳｉｎ。

膜を形成する。このＳｉカ膜は、ホトレジスト膜の塗布
、マスク合わせ、露光およびエツチング等によって、分
離領域（りの上側拡散領域（１１）の拡散孔が形成され
、この拡散孔を介してボロンが拡散されて前記分離領域
（りが形成される第２の工程がある。

続いて、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエツチング等によって、前記５ｉＯ１膜に前記
ベース領域（７）の拡散孔を形成し、この拡散孔を介し
てボロンを拡散し、ベース領域（７）を形成する第３の
工程がある。

更に、再度ホトレジスト膜の塗布、マスク合わせ、露光
およびエツチング等によって、前記Ｓｉｎ。

膜にエミッタ領域（８）およびコレクタコンタクト領域
（９）の拡散孔を形成し、この拡散孔を介してヒ素を拡
散し、エミッタ領域（８）とコレクタコンタクト領域（
９）を形成する第４の工程がある。

最後に、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエツチング等によって、前記ＳｉＯ２膜に前記
エミッタ領域（８）、ベース領域（７）およびコレクタ
コンタクト領域（９）のコンタクト孔を形成し、例えば
Ａｊ２蒸着して夫々の電極を形成する第５の工程がある
。

（ハ）発明が解決しようとする課題 前述の第１乃至第５の工程によってバイポーラトランジ
スタ（１）が達成される。しかし第２の工程、第３の工
程および第４の工程の拡散孔の形成位置は、マスク合わ
せやエツチングにより設計値からのずれが生じる。

第２図では、上下分離領域（りの上側拡散領域（１１）
の拡散深さおよびベース領域（７）の拡散深さを、夫々
４μｍおよび１μｍとすると、横方向へ夫々同程度広が
る。またマスク合わせやエツチングによって第２図の破
線の如く、左側にずれてベース領域（７）が形成される
事がある。もちろん右及び紙面に対して垂直方向にずれ
ても同様な事がいえる。この事を考えて、実際は矢印で
示した幅（約２μｍ）の余裕を設け、各拡散領域との接
触を肪止している。従って両側で４μｍの余裕を、集積
化されるトランジスタの夫々に設定するため、集積度の
向上の障害となっていた。

更には、この半導体集積回路にはトランジスタ以外にも
半導体素子、例えば拡散抵抗素子やＭＯ８容量素子が形
成されており、前述した理由でやはり集積度の向上の障
害となっていた。

（ニ）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、半導体層（２４）
の予定の素子領域（２９）　、　（３０）と分離領域〈
２７）とに対応する前記半導体層（２４）上の絶縁膜（
２５）に不純物の導入孔（３１）　、　（３３）　、　
（３４）を形成する工程と、 前記予定の素子領域（２９）　、　（３０）上の前記導
入孔（３３）　、　（３４）にマスク（３５）を設け、
不純物を拡散して前記分離領域（２７）を形成する工程
と、前記マスク（３５）を除去した後、前記素子領域（
２９）　、　（３０）の導入孔（３３）　、　（３４）
から不純物を拡散して前記素子領域（２９）　、　（３
０）を形成する工程とを備えることで解決するものであ
る。

（＊）作用 エピタキシャル層（２４）表面にマスク可能な厚いシリ
コン酸化膜より成る絶縁膜（２５）を形成し、この絶縁
膜（２５）に予定の素子領域（２９）　、　（３０）と
予定の分離領域（２７）の不純物導入孔（３１）　、　
（３３）　、　（３４）を形成する。

その後素子領域（２９）　、　（３０）の導入孔（３３
）　、　（３４）にマスク（３５）をして、不純物を拡
散すると、前記絶縁膜（２５）が不純物のブロッキング
マスクとなり、分離領域（２７）が形成される。

更には、前記マスク（３５）を除去して前記導入孔（３
３）　、　（３４）に不純物を拡散すると、前述同様に
絶縁膜（３５）がブロッキングマスクとなって、素子領
域＜２９）　、　（３０）が形成される。

従って一度に導入孔（３１）　、　（３３）　、　（３
４）を形成することで、分離領域（２７）、素子領域（
２９）　、　（３０）の形成位置が決定できるので、従
来設けていた形成位置のずれによる余裕を省くことがで
きる。

（へ）実施例 以下に本発明の実施例である半導体集積回路の製造方法
を詳述する。

先ず第１図Ａの如く、不純物濃度が１０　”ａｔｏｍ／
ｃｍ’程度のＰ型シリコン半導体基板（２１）の表面に
熱酸化膜を形成した後、Ｎ＋型の埋込み層（２２）の形
成予定領域を蝕刻した後、この開口部を介してＮ型の不
純物であるアンチモンやヒ素をドープする。

続いて第１図Ｂの如く、Ｐ４型の上下分離領域の下側拡
散層（２３）の形成予定領域上の熱酸化膜を開口し、こ
の開口部を介してＰ型の不純物であるボロンをドープす
る。

次に第１図Ｃの如く、前記半導体基板（２１）上の熱酸
化膜を全て除去してから前記半導体基板（２１）上に周
知の気相成長法によって比抵抗０．１〜５Ω・ｍのＮ型
のエピタキシャル層（２４）を２〜８μｍの厚さで形成
する。この時は、先にドープした不純物は若干上下に拡
散が行なわれている。

次に、温度約１０００°Ｃ１数時間の熱酸化によって、
前記エピタキシャル層（２４）表面に、熱酸化膜を形成
した後、この半導体基板全体を再度熱処理して、先にド
ープした不純物を再拡散する。

従って前記下側拡散領域（２３）は、前記エピタキシャ
ル層（２４）の約半分まで上方拡散される。また本工程
によってエピタキシャル層（２４）表面の熱酸化膜は数
千人の厚きまで成長をし、この熱酸化膜（２５）は、後
述のマスクと同様な働きを示す、ただし、前記熱酸化膜
を全て除去し、例えばシリコン窒化膜等を拡散マスクと
しても良いし、ＣＶＤ法でシリコン酸化膜を形成しても
良い。

またエピタキシャル層厚を従来にくらべ約半分とすれば
、その分前配下側拡散領域（２３）もシャロー化される
。従って横方向の広がりを減少できる。

続いて、第１図りの如く、予定の上下分離領域（亜）の
上側拡散領域（２７）、予定のベース領域（２８〉およ
び素子領域である予定の拡散抵抗領域（２９）およびＭ
Ｏ８容量素子（３０）と対応する前記シリコン酸化膜（
２５）に不純物の導入孔（３１）　、　（３２）　、　
（３３）　。

（３４）を形成する工程がある。

ここではポジ型レジスト膜をマスクとし、ドライエツチ
ングによって形成する。この後、エビタキシャル層り２
４）の露出している領域をダミー酸化して、ダミー酸化
膜を形成する。このダミー酸化膜は、後のイオン注入工
程によるエピタキシャル層り２４）のダメージを減少し
、またイオンをランダムに分散して均一に注入するため
に用いる。

続いて、第１図Ｅの如く前記予定のベース領域（２８）
、予定の拡散抵抗領域（２９）、および予定のＭＯ５容
量素子（３０）上の前記導入孔（３２）、（３３）　、
　（３４）にマスク（３５）を設け、不純物を拡散して
前記上側拡散領域（２７）を形成する。

ここでは注入イオンのブロックが可能なレジスト膜、い
わゆるマスク（３５）を全面に被覆した後、前記上側拡
散領域（２７）に対応するマスク（３５）を除去し、Ｐ
型の不純物であるボロンを所定条件で注入し、上側拡散
領域（２７）を形成する。

本工程では、図の如くマスク（３５）の開口部をシリコ
ン酸化膜（２５）の導入孔（３１）より大きく形成して
も、このシリコン酸化膜（２５）がマスクとして働くの
で前記導入孔（３１）と前記上側拡散領域（２７）の形
成位置が一致することを示している。

その後、前記マスク（３５）の除去、所定の熱処理を行
ない、前記上側拡散領域（２７）を下側拡散領域（２３
）へ到達させる。

続いて、第１図Ｆの如く、前記上側拡散領域（２７）、
ベース領域（２８）および拡散抵抗領域（２９）の導入
孔（３１）　、　（３２）　、　（辱３）上にマスク（
３６）を被覆し、例えばＮ型の不純物であるリンやヒ素
をイオン注入し、下層電極領域（３７〉を形成する工程
がある。

続いて、第１図Ｇの如く、下層電極領域（３７）の導入
孔（３４）にマスク（３８）を設け、導入孔（３１）　
、　（３２）　、　（３３）から不純物を拡散して前記
ベース領域（２Ｂ〉および素子領域である拡散抵抗領域
（２９）を形成する工程がある。

ここでは、前工程でマスク（３５）が全て除去され、再
度マスク（３Ｂ）を設け、前記上側拡散領域（２７）、
ベース領域（２８）および抵抗拡散領域（２９）の導入
孔（３１）　、　（３２）　、　＜３３）が露出される
。この状態でボロン（Ｂ）をイオン注入する。

従ってベース領域（２８）が形成され、同時に抵抗拡散
領域（３１）が形成される。しかも同時に上側拡散領域
（２７）に再度不純物が拡散される。

本発明の特徴とする所は、前述した第１図り乃至第１図
Ｇにある。

従来では分離領域（亜）の形成および素子領域（２９）
　、　（３０）の形成時に、設計値からのずれが生じて
も、内領域が上側拡散領域と接触しないように余裕を設
けていたが、本願は予め一度に導入孔（３１）　、　（
３２）　、　（３３）　、　（３４）を形成し、この導
入孔で形成位置を決めているので、前記余裕を設ける必
要がない。

つまり第１図Ｅの如く、ベース領域および素子領域の導
入孔（３２）　、　（３３）　、　（３４）にマスクを
設けるだけで、分離領域（２７）の形成位置は、前記分
離領域（２７）の導入孔（３１）で決定できる。また素
子領域も、予め形成した素子領域の導入孔（３３）　、
　（３４）で決定している。従って従来例で示したマス
クの形成ずれや素子領域の導入孔のずれによる心配は全
く不要となる。第１図りの如く、一端精度良く導入孔（
３１）　、　（３２＞　、　（３３）　、　（３４）が
形成されれば、この精度で夫々の拡散領域（２７＞　、
　（２Ｂ＞　、　（２９）　、　（３７）の形成位置が
実現できる。

しかもイオン注入で形成しているので、熱拡散と比べ夫
々の拡散領域の横方向への広がりを最小限にすることが
できる。また素子領域の拡散深さを従来のそれより浅く
することで更に横方向への広がりを防止できる。

これらの理由により、素子領域の周辺に渡り余裕が不要
となり、平面的には縦、横の方向で不要となるので余裕
を大幅に削減でき、セルサイズを縮小できる。そのため
集積度の高いチップでは、大幅にチップサイズを小さく
できる。

続いて第１図Ｈの如く、素子領域（２９）内に形成予定
のコンタクト領域（３９）に対応する領域と、分離領域
（競）およびベース領域（２８）のコンタクト領域（４
０）上が開孔されるように、マスクとなるホトレジスト
膜（４１）を形成する工程があ゛る。

その後、ボロン（Ｂ）をイオン注入する工程がある。

続いて前記ホトレジスト膜（４１）を除去し、前記ベー
ス領域（２８〉以外のシリコン酸化膜（２５）が約１０
００人となるようにエツチングをする。その後、全面に
ノンドープのシリコン酸化膜、リンドープのシリコン酸
化膜を夫れ去れ数千人積層し、全面の膜厚にあまり差が
生じないようにしている。これは、第１図Ｈで示したシ
リコン酸化膜であると、予定のエミッタ領域（４２）上
のシリコン酸化膜は、予定のコレクタコンタクト領域（
４３）上のシリコン酸化膜より薄いため、コレクタコン
タクト領域（４３）の導入孔が完全に開くまでには、エ
ミッタ領域（４２）となるエピタキシャル層がエツチン
グされてしまう。そのために、前述の如く、２種類のシ
リコン酸化膜を形成し、膜厚差を無くしてエミッタ領域
（４２）のエピタキシャル層のエツチングを防止してい
る。

更に第１図■に示す如く、ネガ型のホトレジスト膜を使
って、ＭＯ８容量素子（和）の予定の誘電体薄膜（４４
）が形成されるシリコン酸化膜（４５）を除去し、誘電
体薄膜（４４）を形成する工程がある。

ここでシリコン酸化膜（４５）は、ウェットエツチング
により開口され、全面に数百人のシリコン窒化膜（４４
）が形成される。そしてケミカルドライエツチングによ
って図の如くエツチングされる。

最後に、全面にホトレジスト膜を形成し、異方性エツチ
ングによって、予定のエミッタ領域（４２）、予定のコ
レクタコンタクト領域（４３）、予定の下層電極（３７
）のコンタクト領域（４６）、および拡散抵抗領域〈２
９）のコンタクト領域（３９）上のシリコン酸化膜（４
５）を除去する。そして前記ホトレジスト膜を除去した
後、再度予定のエミッタ領域（４２）、予定のコレクタ
コンタクト領域（４３）　、前記下層電極領域（３７）
のコンタクト領域（４６）および拡散抵抗領域（２９）
のコンタクト領域（３９）に対応するエピタキシャル層
が露出する様に、ホトレジスト膜を形成する。

そしてホトレジスト膜をマスクとして付は直し、ヒ素（
Ａｓ＞をイオン注入し、エミッタ領域（４２）、コレク
タコンタクト領域（４３）および下層電極領域り３７）
のコンクト領域（４６）を形成する。

そして前記レジスト膜を除去し、熱処理をしてエミッタ
領域（４２）を下方拡散した後、ライトエツチングをし
て、第１図Ｊの如くアルミニウム電極を形成している。

（ト）発明の効果 以上の説明からも明らかな様に、予め半導体層の予定の
素子領域と予定の分離領域とに対応する絶縁膜に不純物
の導入孔を予め精度良く形成し、予定の素子領域上の導
入孔にマスクを設けて分離領域を形成し、このマスクを
除去し、導入孔に選択的に不純物を導入して素子領域を
形成することで、予め精度良く形成した導入孔によって
素子領域の形成位置が決定できる。従って素子領域によ
るずれは大幅に削減でき、従来設けていたずれによる余
裕を大幅に減らすことができる。

従ってこの余裕は素子領域の周辺で減らせるので、セル
サイズの縮小を可能とし、その上、集積回路となればこ
のセルの数だけこの縮小面積が減らせるので、大幅なチ
ップサイズの縮小が可能となる。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｊは、本発明の半導体集積回路の製
造方法を示す断面図、第２図は従来の半導体集積回路の
断面図である。

Claims (2)

【特許請求の範囲】
1. （１）半導体層上に絶縁膜を形成する工程と、前記半導
   体層の予定の素子領域と分離領域とに対応する前記絶縁
   膜に不純物の導入孔を形成する工程と、 前記予定の素子領域上の前記導入孔にマスクを設け、不
   純物を拡散して前記分離領域を形成する工程と、 前記マスクを除去した後、前記素子領域の導入孔から不
   純物を拡散して前記素子領域を形成する工程とを備える
   ことを特徴とした半導体集積回路の製造方法。
2. （２）一導電型の半導体基板上に逆導電型のエピタキシ
   ャル層を形成する工程と、 前記エピタキシャル層上にシリコン酸化膜を形成する工
   程と、 前記エピタキシャル層の予定の素子領域と分離領域とに
   対応する前記シリコン酸化膜に不純物の導入孔を形成す
   る工程と、 前記予定の素子領域上の前記導入孔にマスクを設け、一
   導電型の不純物を拡散して前記分離領域を形成する工程
   と、 前記マスクを除去した後、前記素子領域の導入孔から不
   純物を拡散して前記素子領域を形成する工程と、 前記素子領域内の予定のコンタクト領域の導入孔を形成
   する工程と、 前記予定のコンタクト領域の導入孔から不純物を拡散し
   て前記コンタクト領域を形成する工程とを備えることを
   特徴とした半導体集積回路の製造方法。