JPH06101538B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH06101538B2 JPH06101538B2 JP1127318A JP12731889A JPH06101538B2 JP H06101538 B2 JPH06101538 B2 JP H06101538B2 JP 1127318 A JP1127318 A JP 1127318A JP 12731889 A JP12731889 A JP 12731889A JP H06101538 B2 JPH06101538 B2 JP H06101538B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体集積回路の製造方法に関し、特に集積密
度を大幅に向上させた半導体集積回路の製造方法に関す
るものである。
度を大幅に向上させた半導体集積回路の製造方法に関す
るものである。
（ロ）従来の技術 半導体集積回路は、高性能化、高機能化が進む中で、高
集積化が非常に重要なポイントとなっている。
集積化が非常に重要なポイントとなっている。
例えばバイポーラトランジスタの構造や製造方法が「最
新LSIプロセス技術」工業調査会（1984年４月25日発
行）等に詳しく述べられている。
新LSIプロセス技術」工業調査会（1984年４月25日発
行）等に詳しく述べられている。
このバイポーラトランジスタ（１）は第２図の如く、Ｐ
型の半導体基板（２）上にＮ型のエピタキシャル層
（３）が積層され、この半導体基板（２）とエピタキシ
ャル層（３）の間には、Ｎ＋型の埋込み層（４）が形成
されている。
型の半導体基板（２）上にＮ型のエピタキシャル層
（３）が積層され、この半導体基板（２）とエピタキシ
ャル層（３）の間には、Ｎ＋型の埋込み層（４）が形成
されている。
またこの埋込み層（４）の周囲には、前記エピタキシャ
ル層（３）表面から前記半導体基板（２）に到達された
Ｐ＋型の分離領域（５）がある。この分離領域（５）
は、エピタキシャル層表面より一気に拡散しても良い
し、第２図の如く、上下分離法によって拡散しても良
い。
ル層（３）表面から前記半導体基板（２）に到達された
Ｐ＋型の分離領域（５）がある。この分離領域（５）
は、エピタキシャル層表面より一気に拡散しても良い
し、第２図の如く、上下分離法によって拡散しても良
い。
また前記分離領域（５）によって、前記エピタキシャル
層（３）より成るアイランド（６）が形成され、このア
イランド（６）がＮ型のコレクタ領域と成る。またこの
アイランド（６）内に形成されたＰ型のベース領域
（７）と、このベース領域（７）内に形成されたＮ＋型
のエミッタ領域（８）と、前記コレクタとなるエピタキ
シャル層が露出している領域に形成されたコレクタコン
タクト領域（９）とがあり、また前記エピタキシャル層
（３）上に形成されたSiO2膜のコンタクト孔を介して形
成された夫々の電極がある。
層（３）より成るアイランド（６）が形成され、このア
イランド（６）がＮ型のコレクタ領域と成る。またこの
アイランド（６）内に形成されたＰ型のベース領域
（７）と、このベース領域（７）内に形成されたＮ＋型
のエミッタ領域（８）と、前記コレクタとなるエピタキ
シャル層が露出している領域に形成されたコレクタコン
タクト領域（９）とがあり、また前記エピタキシャル層
（３）上に形成されたSiO2膜のコンタクト孔を介して形
成された夫々の電極がある。
次にこのバイポーラトランジスタ（１）の製造方法につ
いて述べる。先ずＰ型の半導体基板（２）上に、SiO2膜
を形成し、このSiO2膜に埋込み層（４）の拡散孔を形成
し、この拡散孔を介してアンチモンを前記半導体基板
（２）に拡散する第１の工程がある。
いて述べる。先ずＰ型の半導体基板（２）上に、SiO2膜
を形成し、このSiO2膜に埋込み層（４）の拡散孔を形成
し、この拡散孔を介してアンチモンを前記半導体基板
（２）に拡散する第１の工程がある。
ここで第２図の場合、前記分離領域（５）は、上下分離
によって達成されているので、拡散孔を介してボロンを
前記半導体基板（２）に拡散し、Ｐ＋型の下側拡散層
（10）も形成される。
によって達成されているので、拡散孔を介してボロンを
前記半導体基板（２）に拡散し、Ｐ＋型の下側拡散層
（10）も形成される。
次に前記半導体基板（２）表面にエピタキシャル層
（３）を積層し、このエピタキシャル層（３）にSiO2膜
を形成する。このSiO2膜は、ホトレジスト膜の塗布、マ
スク合わせ、露光およびエッチング等によって、分離領
域（５）の上側拡散領域（11）の拡散孔が形成され、こ
の拡散孔を介してボロンが拡散されて前記分離領域
（５）が形成される第２の工程がある。
（３）を積層し、このエピタキシャル層（３）にSiO2膜
を形成する。このSiO2膜は、ホトレジスト膜の塗布、マ
スク合わせ、露光およびエッチング等によって、分離領
域（５）の上側拡散領域（11）の拡散孔が形成され、こ
の拡散孔を介してボロンが拡散されて前記分離領域
（５）が形成される第２の工程がある。
続いて、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエッチング等によって、前記SiO2膜にベース領
域（７）の拡散孔を形成し、この拡散孔を介してボロン
を拡散し、ベース領域（７）を形成する第３の工程があ
る。
光およびエッチング等によって、前記SiO2膜にベース領
域（７）の拡散孔を形成し、この拡散孔を介してボロン
を拡散し、ベース領域（７）を形成する第３の工程があ
る。
更に、再度ホトレジスト膜の塗布、マスク合わせ、露光
およびエッチング等によって、前記SiO2膜にエミッタ領
域（８）およびコレクタコンタクト領域（９）の拡散孔
を形成し、この拡散孔を介してヒ素を拡散し、エミッタ
領域（８）とコレクタコンタクト領域（９）を形成する
第４の工程がある。
およびエッチング等によって、前記SiO2膜にエミッタ領
域（８）およびコレクタコンタクト領域（９）の拡散孔
を形成し、この拡散孔を介してヒ素を拡散し、エミッタ
領域（８）とコレクタコンタクト領域（９）を形成する
第４の工程がある。
最後に、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエッチング等によって、前記SiO2膜の前記エミ
ッタ領域（８）、ベース領域（７）およびコレクタコン
タクト領域（９）のコンタクト孔を形成し、例えばAl蒸
着して夫々の電極を形成する第５の工程がある。
光およびエッチング等によって、前記SiO2膜の前記エミ
ッタ領域（８）、ベース領域（７）およびコレクタコン
タクト領域（９）のコンタクト孔を形成し、例えばAl蒸
着して夫々の電極を形成する第５の工程がある。
（ハ）発明が解決しようとする課題 前述の第１乃至第５の工程によってバイポーラトランジ
スタ（１）が達成される。しかし第２の工程、第３の工
程および第４の工程の拡散孔の形成位置は、マスク合わ
せやエッチングにより設計値からのずれが生じる。
スタ（１）が達成される。しかし第２の工程、第３の工
程および第４の工程の拡散孔の形成位置は、マスク合わ
せやエッチングにより設計値からのずれが生じる。
第２図では、上下分離領域（５）の上側拡散領域（11）
の拡散深さおよびベース領域（７）の拡散深さを、夫々
４μｍおよび１μｍとすると、横方向へ夫々同程度広が
る。またマスク合わせやエッチングによって第２図の破
線の如く、左側にずれてベース領域（７）が形成される
事がある。もちろん右及び紙面に対して垂直方向にずれ
ても同様な事がいえる。この事を考えて、実際は矢印で
示した幅（約２μｍ）の余裕を設け、各拡散領域との接
触を防止している。従って両側で４μｍの余裕を、集積
化されるトランジスタの夫々に設定するため、集積度の
向上の障害となっていた。
の拡散深さおよびベース領域（７）の拡散深さを、夫々
４μｍおよび１μｍとすると、横方向へ夫々同程度広が
る。またマスク合わせやエッチングによって第２図の破
線の如く、左側にずれてベース領域（７）が形成される
事がある。もちろん右及び紙面に対して垂直方向にずれ
ても同様な事がいえる。この事を考えて、実際は矢印で
示した幅（約２μｍ）の余裕を設け、各拡散領域との接
触を防止している。従って両側で４μｍの余裕を、集積
化されるトランジスタの夫々に設定するため、集積度の
向上の障害となっていた。
更には、この半導体集積回路にはトランジスタ以外にも
半導体素子、例えば拡散抵抗素子やMOS容量素子が形成
されており、前述した理由でやはり集積度の向上の障害
となっていた。
半導体素子、例えば拡散抵抗素子やMOS容量素子が形成
されており、前述した理由でやはり集積度の向上の障害
となっていた。
（ニ）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、半導体層（24）の
予定の素子領域（29），（30）と分離領域（27）とに対
応する前記半導体層（24）上の絶縁膜（25）に不純物の
導入孔（31），（33），（34）を形成する工程と、 前記予定の素子領域（29），（30）上の前記導入孔（3
3），（34）にマスク（35）を設け、不純物を拡散して
前記分離領域（27）を形成する工程と、 前記マスク（35）を除去した後、前記素子領域（29），
（30）の導入孔（33），（34）から不純物を拡散して前
記素子領域（29），（30）を形成する工程とを備えるこ
とで解決するものである。
予定の素子領域（29），（30）と分離領域（27）とに対
応する前記半導体層（24）上の絶縁膜（25）に不純物の
導入孔（31），（33），（34）を形成する工程と、 前記予定の素子領域（29），（30）上の前記導入孔（3
3），（34）にマスク（35）を設け、不純物を拡散して
前記分離領域（27）を形成する工程と、 前記マスク（35）を除去した後、前記素子領域（29），
（30）の導入孔（33），（34）から不純物を拡散して前
記素子領域（29），（30）を形成する工程とを備えるこ
とで解決するものである。
（ホ）作 用 エピタキシャル層（24）表面にマスク可能な厚いシリコ
ン酸化膜より成る絶縁膜（25）を形成し、この絶縁膜
（25）に予定の素子領域（29），（30）と予定の分離領
域（27）の不純物導入孔（31），（33），（34）を形成
する。
ン酸化膜より成る絶縁膜（25）を形成し、この絶縁膜
（25）に予定の素子領域（29），（30）と予定の分離領
域（27）の不純物導入孔（31），（33），（34）を形成
する。
その後素子領域（29），（30）の導入孔（33），（34）
にマスク（35）をして、不純物を拡散すると、前記絶縁
膜（25）が不純物のブロッキングマスクとなり、分離領
域（27）が形成される。
にマスク（35）をして、不純物を拡散すると、前記絶縁
膜（25）が不純物のブロッキングマスクとなり、分離領
域（27）が形成される。
更には、前記マスク（35）を除去して前記導入孔（3
3），（34）に不純物を拡散すると、前述同様の絶縁膜
（35）がブロッキングマスクとなって、素子領域（2
9），（30）が形成される。
3），（34）に不純物を拡散すると、前述同様の絶縁膜
（35）がブロッキングマスクとなって、素子領域（2
9），（30）が形成される。
従って一度に導入孔（31），（33），（34）を形成する
ことで、分離領域（27）、素子領域（29），（30）の形
成位置が決定できるので、従来設けていた形成位置のず
れによる余裕を省くことができる。
ことで、分離領域（27）、素子領域（29），（30）の形
成位置が決定できるので、従来設けていた形成位置のず
れによる余裕を省くことができる。
（ヘ）実施例 以下に本発明の実施例である半導体集積回路の製造方法
を詳述する。
を詳述する。
先ず第１図Ａの如く、不純物濃度が1015atom/cm3程度の
Ｐ型シリコン半導体基板（21）の表面に熱酸化膜を形成
した後、Ｎ＋型の埋込み層（22）の形成予定領域を蝕刻
した後、この開口部を介してＮ型の不純物であるアンチ
モンやヒ素をドープする。
Ｐ型シリコン半導体基板（21）の表面に熱酸化膜を形成
した後、Ｎ＋型の埋込み層（22）の形成予定領域を蝕刻
した後、この開口部を介してＮ型の不純物であるアンチ
モンやヒ素をドープする。
続いて第１図Ｂの如く、Ｐ＋型の上下分離領域の下側拡
散層（35）の形成予定領域上の熱酸化膜を開口し、この
開口部を介してＰ型の不純物であるボロンをドープす
る。
散層（35）の形成予定領域上の熱酸化膜を開口し、この
開口部を介してＰ型の不純物であるボロンをドープす
る。
次に第１図Ｃの如く、前記半導体基板（21）上の熱酸化
膜を全て除去してから前記半導体基板（21）上に周知の
気相成長法によって比抵抗0.1〜５Ω・cmのＮ型のエピ
タキシャル層（24）を２〜８μｍの厚さで形成する。こ
の時は、先にドープした不純物は若干上下に拡散が行な
われている。
膜を全て除去してから前記半導体基板（21）上に周知の
気相成長法によって比抵抗0.1〜５Ω・cmのＮ型のエピ
タキシャル層（24）を２〜８μｍの厚さで形成する。こ
の時は、先にドープした不純物は若干上下に拡散が行な
われている。
次に、温度約1000℃、数時間の熱酸化によって、前記エ
ピタキシャル層（24）表面に、熱酸化膜を形成した後、
この半導体基板全体を再度熱処理して、先にドープした
不純物を再拡散する。
ピタキシャル層（24）表面に、熱酸化膜を形成した後、
この半導体基板全体を再度熱処理して、先にドープした
不純物を再拡散する。
従って前記下側拡散領域（23）は、前記エピタキシャル
層（24）の約半分まで上方拡散される。また本工程によ
ってエピタキシャル層（24）表面の熱酸化膜は数千Åの
厚さまで成長をし、この熱酸化膜（25）は、後述のマス
クと同様な働きを示す。ただし、前記熱酸化膜を全て除
去し、例えばシリコン窒化膜等を拡散マスクとしても良
い、CVD法でシリコン酸化膜を形成しても良い。
層（24）の約半分まで上方拡散される。また本工程によ
ってエピタキシャル層（24）表面の熱酸化膜は数千Åの
厚さまで成長をし、この熱酸化膜（25）は、後述のマス
クと同様な働きを示す。ただし、前記熱酸化膜を全て除
去し、例えばシリコン窒化膜等を拡散マスクとしても良
い、CVD法でシリコン酸化膜を形成しても良い。
またエピタキシャル層厚を従来にくらべ約半分とすれ
ば、その分前記下側拡散領域（23）もシャロー化され
る。従って横方向の広がりを減少できる。
ば、その分前記下側拡散領域（23）もシャロー化され
る。従って横方向の広がりを減少できる。
続いて、第１図Ｄの如く、予定の上下分離領域（26）の
上側拡散領域（27）、予定のベース領域（28）および素
子領域である予定の拡散抵抗領域（29）およびMOS容量
素子（30）と対応する前記シリコン酸化膜（25）に不純
物の導入孔（31），（32），（33），（34）を形成する
工程がある。
上側拡散領域（27）、予定のベース領域（28）および素
子領域である予定の拡散抵抗領域（29）およびMOS容量
素子（30）と対応する前記シリコン酸化膜（25）に不純
物の導入孔（31），（32），（33），（34）を形成する
工程がある。
ここではポジ型レジスト膜をマスクとし、ドライエッチ
ングによって形成する。この後、エピタキシャル層（2
4）の露出している領域をダミー酸化して、ダミー酸化
膜を形成する。このダミー酸化膜は、後のイオン注入工
程によるエピタキシャル層（24）のダメージを減少し、
またイオンをランダムに分散して均一に注入するために
用いる。
ングによって形成する。この後、エピタキシャル層（2
4）の露出している領域をダミー酸化して、ダミー酸化
膜を形成する。このダミー酸化膜は、後のイオン注入工
程によるエピタキシャル層（24）のダメージを減少し、
またイオンをランダムに分散して均一に注入するために
用いる。
続いて、第１図Ｅの如く前記予定のベース領域（28）、
予定の拡散抵抗領域（29）、および予定のMOS容量素子
（30）上の前記導入孔（32），（33），（34）にマスク
（35）を設け、不純物を拡散して前記上側拡散領域（2
7）を形成する。
予定の拡散抵抗領域（29）、および予定のMOS容量素子
（30）上の前記導入孔（32），（33），（34）にマスク
（35）を設け、不純物を拡散して前記上側拡散領域（2
7）を形成する。
ここでは注入イオンのブロックが可能なレジスト膜、い
わゆるマスク（35）を全面に被覆した後、前記上側拡散
領域（27）に対応するマスク（35）を除去し、Ｐ型の不
純物であるボロンを所定条件で注入し、上側拡散領域
（27）を形成する。
わゆるマスク（35）を全面に被覆した後、前記上側拡散
領域（27）に対応するマスク（35）を除去し、Ｐ型の不
純物であるボロンを所定条件で注入し、上側拡散領域
（27）を形成する。
本工程では、図の如くマスク（35）の開口部をシリコン
酸化膜（25）の導入孔（31）より大きく形成しても、こ
のシリコン酸化膜（25）がマスクとして働くので前記導
入孔（31）と前記上側拡散領域（27）の形成位置が一致
することを示している。
酸化膜（25）の導入孔（31）より大きく形成しても、こ
のシリコン酸化膜（25）がマスクとして働くので前記導
入孔（31）と前記上側拡散領域（27）の形成位置が一致
することを示している。
その後、前記マスク（35）の除去、所定の熱処理を行な
い、前記上側拡散領域（27）を下側拡散領域（23）へ到
達させる。
い、前記上側拡散領域（27）を下側拡散領域（23）へ到
達させる。
続いて、第１図Ｆの如く、前記上側拡散領域（27）、ベ
ース領域（28）および拡散抵抗領域（29）の導入孔（3
1），（32），（33）上にマスク（36）を被覆し、例え
ばＮ型の不純物であるリンやヒ素をイオン注入し、下層
電極領域（37）を形成する工程がある。
ース領域（28）および拡散抵抗領域（29）の導入孔（3
1），（32），（33）上にマスク（36）を被覆し、例え
ばＮ型の不純物であるリンやヒ素をイオン注入し、下層
電極領域（37）を形成する工程がある。
続いて、第１図Ｇの如く、下層電極領域（37）の導入孔
（34）にマスク（38）を設け、導入孔（31），（32），
（33）から不純物を拡散して前記ベース領域（28）およ
び素子領域である拡散抵抗領域（29）を形成する工程が
ある。
（34）にマスク（38）を設け、導入孔（31），（32），
（33）から不純物を拡散して前記ベース領域（28）およ
び素子領域である拡散抵抗領域（29）を形成する工程が
ある。
ここでは、前工程でマスク（35）が全て除去され、再度
マスク（38）を設け、前記上側拡散領域（27）、ベース
領域（28）および抵抗拡散領域（29）の導入孔（31），
（32），（33）が露出される。この状態でボロン（Ｂ）
をイオン注入する。
マスク（38）を設け、前記上側拡散領域（27）、ベース
領域（28）および抵抗拡散領域（29）の導入孔（31），
（32），（33）が露出される。この状態でボロン（Ｂ）
をイオン注入する。
従ってベース領域（28）が形成され、同時に抵抗拡散領
域（31）が形成される。しかも同時に上側拡散領域（2
7）に再度不純物が拡散される。
域（31）が形成される。しかも同時に上側拡散領域（2
7）に再度不純物が拡散される。
本発明の特徴とする所は、前述した第１図Ｄ乃至第１図
Ｇにある。
Ｇにある。
従来では分離領域（26）の形成および素子領域（29），
（30）の形成時に、設計値からのずれが生じても、両領
域が上側拡散領域と接触しないように余裕を設けていた
が、本願は予め一度に導入孔（31），（32），（33），
（34）を形成し、この導入孔で形成位置を決めているの
で、前記余裕を設ける必要がない。
（30）の形成時に、設計値からのずれが生じても、両領
域が上側拡散領域と接触しないように余裕を設けていた
が、本願は予め一度に導入孔（31），（32），（33），
（34）を形成し、この導入孔で形成位置を決めているの
で、前記余裕を設ける必要がない。
つまり第１図Ｅの如く、ベース領域および素子領域の導
入孔（32），（33），（34）にマスクを設けるだけで、
分離領域（27）の形成位置は、前記分離領域（27）の導
入孔（31）で決定できる。また素子領域も、予め形成し
た素子領域の導入孔（33），（34）で決定している。従
って従来例で示したマスクの形成ずれや素子領域の導入
孔のずれによる心配は全く不要となる。第１図Ｄの如
く、一端精度良く導入孔（31），（32），（33），（3
4）が形成されれば、この精度で夫々の拡散領域（2
7），（28）（29），（37）の形成位置が実現できる。
入孔（32），（33），（34）にマスクを設けるだけで、
分離領域（27）の形成位置は、前記分離領域（27）の導
入孔（31）で決定できる。また素子領域も、予め形成し
た素子領域の導入孔（33），（34）で決定している。従
って従来例で示したマスクの形成ずれや素子領域の導入
孔のずれによる心配は全く不要となる。第１図Ｄの如
く、一端精度良く導入孔（31），（32），（33），（3
4）が形成されれば、この精度で夫々の拡散領域（2
7），（28）（29），（37）の形成位置が実現できる。
しかもイオン注入で形成しているので、熱拡散と比べ夫
々の拡散領域の横方向への広がりを最小限にすることが
できる。また素子領域の拡散深さを従来のそれより浅く
することで更に横方向への広がりを防止できる。
々の拡散領域の横方向への広がりを最小限にすることが
できる。また素子領域の拡散深さを従来のそれより浅く
することで更に横方向への広がりを防止できる。
これらの理由により、素子領域の周辺に渡り余裕が不要
となり、平面的には縦、横の方向で不要となるので余裕
を大幅に削減でき、セルサイズを縮小できる。そのため
集積度の高いチップでは、大幅にチップサイズを小さく
できる。
となり、平面的には縦、横の方向で不要となるので余裕
を大幅に削減でき、セルサイズを縮小できる。そのため
集積度の高いチップでは、大幅にチップサイズを小さく
できる。
続いて第１図Ｈの如く、素子領域（29）内に形成予定の
コンタクト領域（39）に対応する領域と、分離領域（2
6）およびベース領域（28）のコンタクト領域（40）上
が開孔されるように、マスクとなるホトレジスト膜（4
1）を形成する工程がある。
コンタクト領域（39）に対応する領域と、分離領域（2
6）およびベース領域（28）のコンタクト領域（40）上
が開孔されるように、マスクとなるホトレジスト膜（4
1）を形成する工程がある。
その後、ボロン（Ｂ）をイオン注入する工程がある。
続いて前記ホトレジスト膜（41）を除去し、前記ベース
領域（28）以外のシリコン酸化膜（25）が約1000Åとな
るようにエッチングをする。その後、全面にノンドープ
のシリコン酸化膜、リンドープのシリコン酸化膜を夫れ
夫れ数千Å積層し、全面の膜厚にあまり差が生じないよ
うにしている。これは、第１図Ｈで示したシリコン酸化
膜であると、予定のエミッタ領域（42）上のシリコン酸
化膜は、予定のコレクタコンタクト領域（43）上のシリ
コン酸化膜より薄いため、コレクタコンタクト領域（4
3）の導入孔が完全に開くまでには、エミッタ領域（4
2）となるエピタキシャル層がエッチングされてしま
う。そのために、前述の如く、２種類のシリコン酸化膜
を形成し、膜厚差を無くしてエミッタ領域（42）のエピ
タキシャル層のエッチングを防止している。
領域（28）以外のシリコン酸化膜（25）が約1000Åとな
るようにエッチングをする。その後、全面にノンドープ
のシリコン酸化膜、リンドープのシリコン酸化膜を夫れ
夫れ数千Å積層し、全面の膜厚にあまり差が生じないよ
うにしている。これは、第１図Ｈで示したシリコン酸化
膜であると、予定のエミッタ領域（42）上のシリコン酸
化膜は、予定のコレクタコンタクト領域（43）上のシリ
コン酸化膜より薄いため、コレクタコンタクト領域（4
3）の導入孔が完全に開くまでには、エミッタ領域（4
2）となるエピタキシャル層がエッチングされてしま
う。そのために、前述の如く、２種類のシリコン酸化膜
を形成し、膜厚差を無くしてエミッタ領域（42）のエピ
タキシャル層のエッチングを防止している。
更に第１図Ｉに示す如く、ネガ型のホトレジスト膜を使
って、MOS容量素子（30）の予定の誘電体薄膜（44）が
形成されるシリコン酸化膜（45）を除去し、誘電体薄膜
（44）を形成する工程がある。
って、MOS容量素子（30）の予定の誘電体薄膜（44）が
形成されるシリコン酸化膜（45）を除去し、誘電体薄膜
（44）を形成する工程がある。
ここでシリコン酸化膜（45）は、ウエットエッチングに
より開口され、全面に数百Åのシリコン窒化膜（44）が
形成される。そしてケミカルドライエッチングによって
図の如くエッチングされる。
より開口され、全面に数百Åのシリコン窒化膜（44）が
形成される。そしてケミカルドライエッチングによって
図の如くエッチングされる。
最後に、全面にホトレジスト膜を形成し、異方性エッチ
ングによって、予定のエミッタ領域（42）、予定のコレ
クタコンタクト領域（43）、予定の下層電極（37）のコ
ンタクト領域（46）、および拡散抵抗領域（29）のコン
タクト領域（39）上のシリコン酸化膜（45）を除去す
る。そして前記ホトレジスト膜を除去した後、再度予定
のエミッタ領域（42）、予定のコレクタコンタクト領域
（43），前記下層電極領域（37）のコンタクト領域（4
6）および拡散抵抗領域（29）のコンタクト領域（39）
に対応するエピタキシャル層が露出する様に、ホトレジ
スト膜を形成する。
ングによって、予定のエミッタ領域（42）、予定のコレ
クタコンタクト領域（43）、予定の下層電極（37）のコ
ンタクト領域（46）、および拡散抵抗領域（29）のコン
タクト領域（39）上のシリコン酸化膜（45）を除去す
る。そして前記ホトレジスト膜を除去した後、再度予定
のエミッタ領域（42）、予定のコレクタコンタクト領域
（43），前記下層電極領域（37）のコンタクト領域（4
6）および拡散抵抗領域（29）のコンタクト領域（39）
に対応するエピタキシャル層が露出する様に、ホトレジ
スト膜を形成する。
そしてホトレジスト膜をマスクとして付け直し、ヒ素
（As）をイオン注入し、エミッタ領域（42）、コレクタ
コンタクト領域（43）および下層電極領域（37）のコン
クト領域（46）を形成する。
（As）をイオン注入し、エミッタ領域（42）、コレクタ
コンタクト領域（43）および下層電極領域（37）のコン
クト領域（46）を形成する。
そして前記レジスト膜を除去し、熱処理をしてエミッタ
領域（42）を下方拡散した後、ライトエッチングをし
て、第１図Ｊの如くアルミニウム電極を形成している。
領域（42）を下方拡散した後、ライトエッチングをし
て、第１図Ｊの如くアルミニウム電極を形成している。
（ト）発明の効果 以上の説明からも明らかな様に、予め半導体層の予定の
素子領域と予定の分離領域とに対応する絶縁膜に不純物
の導入孔を予め精度良く形成し、予定の素子領域上の導
入孔にマスクを設けて分離領域を形成し、このマスクを
除去し、導入孔に選択的に不純物を導入して素子領域を
形成することで、予め精度良く形成した導入孔によって
素子領域の形成位置が決定できる。従って素子領域によ
るずれは大幅に削減でき、従来設けていたずれによる余
裕を大幅に減らすことができる。
素子領域と予定の分離領域とに対応する絶縁膜に不純物
の導入孔を予め精度良く形成し、予定の素子領域上の導
入孔にマスクを設けて分離領域を形成し、このマスクを
除去し、導入孔に選択的に不純物を導入して素子領域を
形成することで、予め精度良く形成した導入孔によって
素子領域の形成位置が決定できる。従って素子領域によ
るずれは大幅に削減でき、従来設けていたずれによる余
裕を大幅に減らすことができる。
従ってこの余裕は素子領域の周辺で減らせるので、セル
サイズの縮小を可能とし、その上、集積回路となればこ
のセルの数だけこの縮小面積が減らせるので、大幅なチ
ップサイズの縮小が可能となる。
サイズの縮小を可能とし、その上、集積回路となればこ
のセルの数だけこの縮小面積が減らせるので、大幅なチ
ップサイズの縮小が可能となる。
第１図Ａ乃至第１図Ｊは、本発明の半導体集積回路の製
造方法を示す断面図、第２図は従来の半導体集積回路の
断面図である。
造方法を示す断面図、第２図は従来の半導体集積回路の
断面図である。
フロントページの続き (56)参考文献 特開 昭55−67141（ＪＰ，Ａ) 特開 昭55−105344（ＪＰ，Ａ) 特開 昭57−50424（ＪＰ，Ａ) 特開 昭60−111466（ＪＰ，Ａ) 特開 平１−89356（ＪＰ，Ａ)
Claims (2)
- 【請求項１】一導電型の半導体基板全面に逆導電型のエ
ピタキシャル層を積層し、前記半導体基板を熱処理し
て、前記半導体基板と前記エピタキシャル層の間に設け
られた一導電型の上下分離領域の下拡散層の不純物を前
記エピタキシャル層の半分以上まではいあげるように拡
散する工程と、 前記エピタキシャル層上にシリコン酸化膜またはシリコ
ン窒化膜より成るいイオン注入に対してマスクとなる１
層の絶縁膜を形成する工程と、 前記エピタキシャル層上に形成される前記１層の絶縁膜
において、予定のMOS容量素子の下層電極領域と予定の
前記上下分離領域の上拡散層に対応する前記１層の絶縁
膜に不純物の導入孔を同時に形成する工程と、 前記予定の下層電極領域上の前記導入孔にイオン注入用
のマスクを覆い前記上拡散層の導入孔を介して不純物を
イオン注入し、前記上下分離領域の上拡散層を形成する
工程と、 前記マスクを除去した後、前記予定の下層電極領域の導
入孔を介して不純物をイオン注入し、前記下層電極領域
を形成する工程とを備えることを特徴とした半導体集積
回路の製造方法。 - 【請求項２】一導電型の半導体基板全面に逆導電型のエ
ピタキシャル層を積層し、前記半導体基板を熱処理し
て、前記半導体基板と前記エピタキシャル層の間に設け
られた一導電型の上下分離領域の下拡散層の不純物を前
記エピタキシャル層の半分以上まではいあげるように拡
散する工程と、 前記エピタキシャル層上にシリコン酸化膜またはシリコ
ン窒化膜より成るいイオン注入に対してマスクとなる１
層の絶縁膜を形成する工程と、 前記エピタキシャル層上に形成される前記第１層の絶縁
膜において、予定のベース領域、予定のMOS容量素子の
下層電極領域および予定の前記上下分離領域の上拡散層
に対応する前記１層の絶縁膜に不純物の導入孔を同時に
形成する工程と、 前記予定のベース領域および前記予定の下層電極領域上
の前記導入孔にイオン注入用のマスクを覆い前記上拡散
層の導入孔を介して不純物をイオン注入し、前記上下分
離領域の上拡散層を形成する工程と、 前記マスクを除去した後、前記上拡散層および前記予定
のベース領域上の前記導入孔にイオン注入用のマスクを
覆い、前記予定の下層電極領域の導入孔を介して不純物
をイオン注入し、前記下層電極領域を形成する工程と、 前記マスクを除去した後、前記下層電極領域の導入孔に
イオン注入用のマスクを覆い、前記予定のベース領域の
導入孔を介して不純物をイオン注入し、前記ベース領域
を形成する工程とを備えることを特徴とした半導体集積
回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127318A JPH06101538B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127318A JPH06101538B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02305463A JPH02305463A (ja) | 1990-12-19 |
| JPH06101538B2 true JPH06101538B2 (ja) | 1994-12-12 |
Family
ID=14956969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127318A Expired - Lifetime JPH06101538B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101538B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567141A (en) * | 1978-11-14 | 1980-05-21 | Mitsubishi Electric Corp | Method for manufacturing semiconductor device |
| JPS55105344A (en) * | 1979-02-07 | 1980-08-12 | Nec Corp | Semiconductor device |
| JPS5750424A (en) * | 1980-09-11 | 1982-03-24 | Nec Kyushu Ltd | Manufacture of semiconductor device |
| JPS60111466A (ja) * | 1983-11-22 | 1985-06-17 | Shindengen Electric Mfg Co Ltd | 半導体装置の製造方法 |
| JPS6489359A (en) * | 1987-09-29 | 1989-04-03 | Sharp Kk | Manufacture of bipolar semiconductor integrated circuit device |
-
1989
- 1989-05-19 JP JP1127318A patent/JPH06101538B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02305463A (ja) | 1990-12-19 |
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