JP2614519B2 - Ｍｉｓ容量素子を組込んだ半導体集積回路の製造方法 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は容量素子が組込まれた半導体集積回路の製造
方法に関するものである。

（ロ）従来の技術 一般に半導体集積回路には、容量素子が組込まれ、特
にMIS容量素子は、容量値が大きくとれるため、バイポ
ーラICに於いても多様されて来ている。

例えばその製造方法としては、特願昭63−290410号が
詳しい。

先ず第２図Ａの如く、Ｐ型のシリコン半導体基板（12
0）の表面にアンチモン（Sb）又はヒ素（As）等のＮ型
不純物を選択的にドープしてN⁺型埋込み層（121）を形
成し、基板（120）全面にＮ型のエピタキシャル層（12
2）を積層する。

次に第２図Ｂに示す如く、エピタキシャル層（122）
表面からボロン（Ｂ）を選択的に拡散することによっ
て、埋込み層（121）を夫々取囲み、且つエピタキシャ
ル層（122）を貫通するP⁺型の分離領域（123）を形成す
る。分離領域（123）で囲まれたエピタキシャル層（12
2）が夫々の回路素子を形成する為のアイランド（124）
となる。同時に、分離領域（123）の拡散工程のボロン
（Ｂ）をアイランド（124）表面の埋込み層（121）に対
応する領域にも拡散し、第１の下層電極領域（125）を
形成する。

次に第２図Ｃに示す如く、第１の下層電極領域（12
5）を形成したアイランド（124）とは別のアイランド
（124）の表面にボロン（Ｂ）を選択的にイオン注入又
は拡散することによってNPNトランジスタのベースとな
るベース領域（126）を形成する。同時に、１つのアイ
ランド（124）表面にも第１の下層電極領域（125）に重
畳してボロン（Ｂ）を拡散し、MIS容量素子の第２の下
層電極領域（127）を形成する。

次に第２図Ｄに示す如く、エピタキシャル層（122）
表面の第１の絶縁膜（128）を選択的にエッチング除去
して第１および第２の下層電極領域（125），（127）表
面の一部を露出させて第１の開孔部（129）を形成し、
全面にCVD法等の技術を用いて膜厚数百〜千数百Åのシ
リコン窒化膜（Si₃N₄）を堆積させる。シリコン窒化膜
はシリコン酸化膜よりも高い誘電率を示すので、大容量
を形成することが可能である。そして、前記シリコン窒
化膜をドライエッチ等の技術を利用して、前記露出した
第１および第２の下層電極領域（125），（127）の表面
を覆うように誘電体薄膜（130）を形成する。その後、
誘電体薄膜（130）を覆う様にCVD法で第２の絶縁膜（13
1）を堆積させる。ここではSiO₂膜である。

次に第２図Ｅに示す如く、NPNトランジスタのベース
領域（126）とアイランド（124）上の絶縁膜（128），
（131）を一部開孔し、リン（Ｐ）を拡散することによ
りN⁺型のエミッタ領域（132）とコレクタコンタクト領
域（133）形成する。

次に第２図Ｆに示す如く、第２の絶縁膜（131）上に
レジストパターンを形成し、誘電体薄膜（130）上の第
２の絶縁膜（131）を除去して第２の開孔部（134）を形
成し、さらにエッチングによって所望の部分に電気的接
続の為のコンタクトホールを開孔する。そして、基板全
面に周知の蒸着又はスパッタ技術によりアルミニウム層
を形成し、このアルミニウム層を再度パターニングする
ことによって所望形状の電極（135）と誘電体薄膜（13
0）上の上層電極（136）を形成する。

（ハ）発明が解決しようとする課題 以上の如き製造方法で、MIS容量素子の組込まれた半
導体集積回路が達成できる。しかし以下の問題点が有っ
た。

第２図Ｅ工程で説明したように、MIS容量素子の誘電
体薄膜（130）上には第２の絶縁膜（131）があり、この
誘電体薄膜（130）上に前記上層電極（136）を積層する
ために、この第２の絶縁膜（131）をエッチングする工
程が必要であった。

この第２の絶縁膜（131）をエッチングする場合、エ
ッチング時間やエッチング液によって、この誘電体薄膜
（130）がエッチングされ、容量の値が目的とする値か
らずれてしまう問題が有った。

またこのエッチングをドライエッチングで行うと、容
量値の変化ばかりでなく欠陥等の誘発によって耐電圧特
性の劣化を招く事も有った。

一方、下層電極（135）およびトランジスタの各電極
（135）のコンタクト孔を一度に開孔する場合、下層電
極（135）に対応する絶縁膜が一番厚いので、この下層
電極（135）が開孔できるまでには、他のコンタクト孔
がオーバーエッチされて予定のサイズより大きくなり、
またエピタキシャル層（122）自身をエッチングしてし
まう問題が有った。そのため高密度化の妨げとなり、ま
た素子の特性劣化を招く事となった。

（ニ）課題を解決するための手段 本発明は、前述の課題に鑑みてなされ、 半導体層（22）に半導体集積回路の一部として組込ま
れるMIS容量素子（30）の下層電居鵜領域となる拡散領
域（31）を形成する工程と、 前記半導体集積回路の一部として組込まれる素子を形
成する一方の拡散領域を形成する工程と、 前記半導体層（22）上に形成されている絶縁膜（40）
を除去し、前記半導体集積回路の第１層目の絶縁膜（4
7）を形成する工程と、 前記第１層目の絶縁膜（47）をエッチングし、前記下
層電極領域となる拡散領域（31）が露出する開孔部を形
成する工程と、 前記開孔部の露出領域およびその近傍に、前記MIS容
量素子（30）の誘電体薄膜（32）を形成する工程と、 前記半導体集積回路の一部として組込まれる素子を構
成する他方の拡散領域を形成する工程と、 前記誘電体薄膜（32）上には、前記MIS容量素子（3
0）の上層電極（33）を形成し、前記半導体集積回路の
一部として組込まれる素子の電極を形成する工程とを備
えることで解決するものである。

（ホ）作 用 前記MIS容量素子（30）の誘電体薄膜（32）を形成し
た後は、この誘電体薄膜（32）上に絶縁膜を形成せずに
直接上層電極（33）を形成するので、この誘電体薄膜
（32）をエッチングするような工程を省略することがで
きる。そのためこのMIS容量素子（30）の容量を決定す
る誘電体薄膜（32）は、何ら変化する事がないので、容
量の変化や特性劣化を生じることがない。

一方、トランジスタ（26）の電極やMIS容量素子（3
0）の下層電極（35）と対応する絶縁膜は、第１層目の
絶縁膜（47）を付け直しているので、全て同一膜厚で形
成できる。従ってこれらのコンタクト孔は、同時に終了
し、予定のコンタクト孔サイズで形成でき、エピタキシ
ャル層（22）のエッチングも実質的に防止できる。

（ヘ）実 施 例 以下に本発明の実施例である半導体集積回路の製造方
法を詳述する。

先ず説明の都合上、第１図Ｊを使って全体の構成を述
べる。第１図Ｊに示す如く、Ｐ型のシリコン半導体基板
（21）があり、この半導体基板（21）上にはＮ型のエピ
タキシャル層（22）がある。このエピタキシャル層（2
2）と前記半導体基板（21）の間にはN⁺型の埋込み層（2
3）が複数個あり、この埋込み層（23）を囲み前記エピ
タキシャル層を上下から上側拡散領域（24）と下拡散領
域（25）によって分離する上下分離領域（26）がある。
従ってこの上下分離領域（26）によって複数のアイラン
ドが形成されている。

第１のアイランド内には、前記エピタキシャル層（2
2）をコレクタ領域とし、ベース領域（27）とエミッタ
領域（28）より成るトランジスタ（29）がある。第２の
アイランド内には、MIS容量素子（30）があり、エピタ
キシャル層（22）表面には下層電極領域（31）があり、
その上に誘電体薄膜（32）および上層電極（33）があ
る。そして下層電極領域（31）の一部には、コンタクト
領域（34）が形成され、このコンタクト領域（34）上に
下層電極（35）がある。第３のアイランド内には拡散抵
抗（36）があり、エピタキシャル層（22）表面には拡散
抵抗領域（37）とその両端にコンタクト領域（38）が形
成されている。

先ず第１図Ａの如く、不純物濃度が10¹⁵atom/cm³程度
のＰ型シリコン半導体基板（21）の表面に熱酸化膜を形
成した後、N⁺型の埋込み層（23）の形成予定領域を蝕刻
した後、この開口部を介してＮ型の不純物であるアンチ
モンやヒ素をドープする。

続いて第１図Ｂの如く、P⁺型の上下分離領域（26）に
おける下側拡散領域（25）の形成予定領域上の熱酸化膜
を開口し、この開口部を介してＰ型の不純物であるボロ
ンをドープする。

次に第１図Ｃの如く、前記半導体基板（21）上の熱酸
化膜を全て除去してから前記半導体基板（21）上に周知
の気相成長法によって半導体層（22）を形成する。この
半導体層（22）は、比抵抗0.1〜５Ω・cmのＮ型のエピ
タキシャル層（22）を２〜８μｍの厚さで形成する。こ
の時は、先にドープした不純物は若干上下に拡散が行わ
れている。

次に、温度約1000℃、数時間の熱酸化によって、前記
エピタキシャル層（22）表面に、熱酸化膜（40）を形成
した後、この半導体基板全体を再度熱処理して、先にド
ープした不純物を再拡散する。

従って前記下側拡散領域（25）は、前記エピタキシャ
ル層（22）の約半分以上まで上方拡散される。また本工
程によってエピタキシャル層（22）表面の熱酸化膜は数
千Åの厚さまで成長し、この熱酸化膜（40）は、後述の
マスクと同様な働きを示す。ただし、前記熱酸化膜の代
りに、例えばシリコン窒素膜等を拡散マスクとしても良
いし、CVD法でシリコン酸化膜を形成しても良い。

またエピタキシャル層厚を従来にくらべ約半分以下と
すると、分離する熱処理時間が少なくできるため、横方
向の広がりを減少できる。

続いて、第１図Ｄの如く、予定のMIS容量素子（30）
の下層電極領域（31）上の前記シリコン酸化膜（40）を
除去し、全面に例えばリングラスを形成する。その後所
定温度、所定時間の熱処理を加え、リンをエピタキシャ
ル層（22）内に拡散させる。その後、リングラスを所定
のエッチング液で除去し、所定の深さまで達するように
再度熱処理を行う。ここでは熱拡散以外にイオン注入も
考えられる。

続いて、第１図Ｅの如く、予定の上下分離領域（26）
の上側拡散領域（24）、予定のベース領域（27）および
予定の拡散抵抗（36）と対応する前記シリコン酸化膜
（40）に不純物の導入孔（41），（42），（43）を形成
する工程がある。

ここではポジ型レジスト膜をマスクとし、ドライエッ
チングによって形成する。この後、エピタキシャル層
（22）の露出している領域をダミー酸化して、ダミー酸
化膜を形成する。このダミー酸化膜は、後のイオン注入
工程によるエピタキシャル層（22）のダメージを減少
し、またイオンをランダムに分散して均一に注入するた
めに用いる。

続いて、第１図Ｆの如く前記予定のベース領域（27）
および拡散抵抗（36）上の前記導入孔（42），（43）と
前記下層電極領域（31）上にマスク（44）を設け、不純
物を拡散して前記上側拡散領域（24）を形成する。

ここでは注入イオンのブロックが可能なレジスト膜、
いわゆるマスク（44）を全面に被覆した後、前記上側拡
散領域（24）に対応するマスク（44）を除去し、Ｐ型の
不純物であるボロンを所定条件で注入し、上側拡散領域
（24）を形成する。

本工程では、図の如くマスク（44）の開口部をシリコ
ン酸化膜（40）の導入孔（41）より大きく形成しても、
このシリコン酸化膜（40）がマスクとして働くので前記
導入孔（41）と前記上側拡散領域（24）の形成位置が一
致することを示している。

その後、前記マスク（44）の除去、所定の熱処理を行
い、前記上側拡散領域（24）を下側拡散領域（25）へ第
１図Ｇの如く到達させる。

続いて、第１図Ｇの如く前記全ての導入孔（41），
（42），（43）から不純物を拡散して前記ベース領域
（27）および拡散抵抗領域（37）を形成する工程があ
る。

ここでは、前工程でマスク（44）が全て除去され、前
記上側拡散領域（24）、ベース領域（27）および拡散抵
抗領域（37）の導入孔（41），（42），（43）が露出さ
れる。この状態でボロン（Ｂ）をイオン注入する。

従ってベース領域（27）が形成され、同時に拡散抵抗
領域（37）が形成される。しかも同時に上側拡散領域
（24）に再度不純物が拡散される。

続いて第１図Ｈの如く、ベース領域（27）内に形成予
定のベースコンタクト領域（45）に対応する領域と分離
領域（26）および拡散抵抗領域（37）のコンタクト領域
（38）上が開孔されるように、マスクとなるホトレジス
ト膜（46）を形成する工程がある。

その後、ボロン（Ｂ）をイオン注入する工程がある。

続いて第１図Ｉの如く前記ホトレジスト膜（46）を除
去した後、エピタキシャル層（22）表面上に第１層目の
絶縁膜（47）を形成する工程がある。

ここでは前記ホトレジスト膜（46）を除去した後、例
えば湿式によってシリコン酸化膜（40）を除去し、再度
第１層目の絶縁膜（47）となるシリコン酸化膜を付け直
す。

従って後述するが、第１層目の絶縁膜（47）がエピタ
キシャル層（22）全面に均一膜厚で形成できるので、ト
ランジスタの電極や下層電極（35）および拡散抵抗（3
6）のコンタクト孔を、当初のサイズで形成できる。

更に第１図Ｉに示す如く、ネガ型のホトレジスト膜を
使って、MIS容量素子（30）の予定の誘電体薄膜（32）
が形成される領域のシリコン酸化膜（47）を除去し、誘
電体薄膜（32）を形成する工程がある。

ここでシリコン酸化膜（47）は、ウエットエッチング
により開口され、全面に数百Åのシリコン窒化膜（32）
が形成される。そしてケミカルドライエッチングによっ
て図の如くエッチングされる。

最後に、全面にホトレジスト膜を形成し、異方性エッ
チングによって、予定のエミッタ領域（28）、予定のコ
レクタコンタクト領域（48）、予定の下層電極（35）の
コンタクト領域（34）、拡散抵抗領域（37）のコンタク
ト領域（38）上のシリコン酸化膜（47）を除去し、コレ
クタ孔（49）、ベース孔（50）、エミッタ孔（51）およ
びMIS容量素子（30）と拡散抵抗（36）のコンタクト孔
（52），（53）を形成する。そして前記ホトレジスト膜
を除去した後、再度予定のエミッタ領域（28）、予定の
コレクタコンタクト領域（48）および前記下層電極領域
（31）のコンタクト領域（34）に対応するエピタキシャ
ル層が露出する様に、ホトレジスト膜を形成する。

そしてこのホトレジスト膜をマスクとして、ヒ素（A
s）をイオン注入し、エミッタ領域（28）、コレクタコ
ンタクト領域（48）および下層電極領域（31）のコンタ
クト領域（34）を形成する。

そして前記レジスト膜を除去し、熱処理をしてエミッ
タ領域（28）を下方拡散した後、この拡散領域表面をラ
イトエッチングをして、第１図Ｊの如くアルミニウム電
極を形成している。

以上の説明から明らかな如く、MIS容量素子（30）の
誘電体薄膜（32）を形成した後は、この誘電体薄膜（3
2）上に絶縁膜を形成しないで、直接上層電極（33）を
形成するので、この誘電体薄膜（32）をエッチングする
工程を省略できる。またコレクタ孔（49）、ベース孔
（50）、エミッタ孔（51）およびコンタクト孔（52），
（53）を形成する時は、この誘電体薄膜（32）はホトレ
ジスト膜によって保護されている。

従ってこの誘電体薄膜（32）は、実質的に、エッチン
グされたり、ダメージを付加されたりしないので、当初
目的の容量値および特性を得ることができる。

一方、第１図Ｉの工程で説明した如く、エピタキシャ
ル層（22）の表面の絶縁膜を付け直し、第１層目の絶縁
膜（47）を形成することにより、実質的に基板全体に渡
り同一膜厚を達成できる。それ故、拡散またはコンタク
トのために形成するコレクタ孔（49）、ベース孔（5
0）、エミッタ孔（51）およびコンタクト孔（52），（5
3）は、一度に開孔しても膜厚が同じであるので実質的
に同一時間で終了する。従って当初目的とした寸法の孔
を開孔できる。

それ故、微細パターンの半導体集積回路では、前記孔
を精度良く開孔できるので、当初目的としたサイズを安
定して達成できる。

また本工程では、第１層目の絶縁膜（47）を、ノンド
ープとリンドープの２層構造で達成している。この２層
構造は、ゲッタリングを目的としている。

（ト）発明の効果 以上の説明から明らかな如く、本発明は微細パターン
の半導体集積回路を達成する製造方法であり、しかもこ
の半導体集積回路に組込まれるMIS容量素子は、誘電体
薄膜を所定形状にエッチングした後、この誘電体薄膜上
には層間絶縁膜を設けず、直接上層電極を形成するの
で、この誘電体薄膜のエッチング工程やダメージの印加
工程を省略できる。従って容量値の変化や特性の劣化を
防止できる。

更には、第１層目の絶縁膜を基板全体に渡り同一膜厚
で形成できるので、最後の開孔工程、つまりコレクタ
孔、ベース孔、エミッタ孔およびコンタクト孔を当初目
的の寸法で開孔でき、安定したセルサイズを達成でき
る。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｊは、本発明のMIS容量素子を組込
んだ半導体集積回路の製造方法を示す断面図、第２図Ａ
乃至第２図Ｆは従来の半導体集積回路の製造方法を示す
断面図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 後藤 祐治 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 早坂 勝浩 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (56)参考文献 特開 昭59−220962（ＪＰ，Ａ) 特開 昭55−134954（ＪＰ，Ａ) 特開 昭62−108566（ＪＰ，Ａ) 特開 昭63−31152（ＪＰ，Ａ) 特開 昭60−142533（ＪＰ，Ａ) 特開 昭63−177454（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】半導体集積回路の一部として組込まれるMI
   S容量素子の下層電極領域、および前記半導体集積回路
   の一部として組込まれるNPN型トランジスタのベース領
   域を半導体層に形成する工程と、 前記半導体層表面にある絶縁膜を除去し、再度全面に実
   質的に均一膜厚の絶縁膜を形成する工程と、 前記半導体層上の均一膜厚の絶縁膜の一部を除去し、前
   記下層電極領域を露出する開口部を形成する工程と、 前記半導体層上に、前記MIS容量素子の誘電体薄膜を形
   成し、ホトレジストを介して少なくとも前記開口部に前
   記誘電体薄膜が形成されるようにエッチングする工程
   と、 前記半導体層上のホトレジストを付け直し、このホトレ
   ジストで前記パターン化された誘電体薄膜を保護しなが
   ら前記トランジスタのベース領域、予定のエミッタ領
   域、予定のコレクタコンタクト領域および予定の下層電
   極領域のコンタクト領域に対応する均一膜厚の絶縁膜を
   同時にエッチングし、ベース孔、エミッタ孔、コレクタ
   孔および下層電極のコンタクト孔を形成する工程と、 前記半導体層上のホトレジストを付け直し、前記エッチ
   ングされた誘電体薄膜を保護しながら前記エミッタ孔、
   コレクタ孔および下層電極のコンタクト孔を露出し、少
   なくともエミッタ領域を形成し、前記ベース孔、エミッ
   タ孔、コレクタ孔およびコンタクト孔に電極を形成する
   工程とを少なくとも有することを特徴としたMIS容量素
   子を組込んだ半導体集積回路の製造方法。
2. 【請求項２】トランジスタの形成予定領域およびMIS容
   量素子の形成予定領域を囲む下側の分離領域に対応する
   部分へ一導電型の不純物がドープされて成る同導電型の
   半導体基板に逆導電型のエピタキシャル層を形成する工
   程と、 前記エピタキシャル層を熱処理し、前記下側の分離領域
   の不純物を前記エピタキシャル層の厚みの半分以上を占
   めるように拡散し、この工程を利用して前記エピタキシ
   ャル層に設けられた酸化膜を成長させる、または別途シ
   リコン酸化膜またはシリコン窒化膜を付け直す工程によ
   り、第１の絶縁膜を形成する工程と、 前記エピタキシャル層上に形成される前記第１の絶縁膜
   において、前記MIS容量素子の下層電極領域に対応する
   前記エピタキシャル層に不純物を導入して前記下層電極
   領域を形成する工程と、 前記エピタキシャル層上に形成される前記第１の絶縁膜
   において、前記トランジスタのベース領域の形成予定領
   域と、前記トランジスタおよび前記MIS容量素子を囲む
   上側の分離領域の形成予定領域とにそれぞれ対応する前
   記第１の絶縁膜に不純物の導入口を同時に形成する工程
   と、 前記トランジスタのベース領域の形成予定領域に対応す
   る導入口にマスクを設け、前記上側の分離領域の形成予
   定領域に対応する導入口を介して不純物をイオン注入
   し、拡散により上側の分離領域を形成する工程と、 前記マスクを除去し、前記上側の分離領域の形成予定領
   域に対応する導入口および前記トランジスタのベース領
   域の形成予定領域に対応する導入口を介して不純物をイ
   オン注入し、拡散によりベース領域を形成すると同時に
   再度前記上側の分離領域に不純物を導入する工程と、 前記第１の絶縁膜を全面に渡り除去し、改めて実質全体
   の膜厚が全面に渡り均一となるように、前記エピタキシ
   ャル層上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜において、前記MIS容量素子の誘電体
   薄膜の形成予定領域をエッチングし、このエッチング領
   域に前記誘電体薄膜を形成しパターニングする工程と、 レジストにより前記誘電体薄膜を保護しながら、前記第
   ２の絶縁膜の一部を除去して、前記エピタキシャル層を
   露出したコレクタ孔、前記ベース領域を露出したベース
   孔とエミッタ孔および前記下層電極領域を露出した下層
   電極のコンタクト孔を同時に形成する工程と、 レジストにより前記誘電体薄膜を保護しながら、前記エ
   ミッタ孔を介して前記ベース領域に不純物を導入し、エ
   ミッタ領域を拡散する工程と、 前記コレクタ孔、ベース孔、エミッタ孔および下層電極
   のコンタクト孔を介してコレクタ電極、ベース電極、エ
   ミッタ電極及び下層電極を形成する工程とを少なくとも
   備えることを特徴としたMIS容量素子を組込んだ半導体
   集積回路の製造方法。