JPH08125132A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08125132A JPH08125132A JP26562494A JP26562494A JPH08125132A JP H08125132 A JPH08125132 A JP H08125132A JP 26562494 A JP26562494 A JP 26562494A JP 26562494 A JP26562494 A JP 26562494A JP H08125132 A JPH08125132 A JP H08125132A
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- Japan
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Abstract
(57)【要約】 （修正有）
【目的】バイポーラの基本回路の形成方法を、抵抗Ｒ１
をトランジスタＱ１と同一の領域に形成して回路面積を
大幅に縮小する。 【構成】基準電位（ＧＮＤ）に接続された素子分離領域
３に囲まれて独立した素子領域４内にＱ１とＲ１が形成
されている。Ｒ１の上端は金属配線９を介してＱ１のエ
ミッタに接続され、下端は領域３を介してＧＮＤに接続
された半導体基板につながる。熱拡散によりベース５と
なる領域（Ｐ＋）を、更にエミッタ６及びコレクタ７の
電極となる領域（Ｎ＋）を形成し、次に保護膜１０ａを
熱酸化により形成し、各素子領域を保護膜１０ａを貫く
接続孔を介して金属配線により接続して回路が形成され
る。更に保護膜１０ｂを熱酸化により形成する。
をトランジスタＱ１と同一の領域に形成して回路面積を
大幅に縮小する。 【構成】基準電位（ＧＮＤ）に接続された素子分離領域
３に囲まれて独立した素子領域４内にＱ１とＲ１が形成
されている。Ｒ１の上端は金属配線９を介してＱ１のエ
ミッタに接続され、下端は領域３を介してＧＮＤに接続
された半導体基板につながる。熱拡散によりベース５と
なる領域（Ｐ＋）を、更にエミッタ６及びコレクタ７の
電極となる領域（Ｎ＋）を形成し、次に保護膜１０ａを
熱酸化により形成し、各素子領域を保護膜１０ａを貫く
接続孔を介して金属配線により接続して回路が形成され
る。更に保護膜１０ｂを熱酸化により形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、詳し
くはバイポーラ技術により特定の回路を含む半導体集積
回路を形成した半導体装置に関する。
くはバイポーラ技術により特定の回路を含む半導体集積
回路を形成した半導体装置に関する。
【０００２】
【従来の技術】バイポーラ技術による半導体装置で非常
に良く使われる図２に示すような基本回路は、ＮＰＮト
ランジスタ構造のトランジスタＱ１のエミッタが抵抗Ｒ
１を介して基準電位に接続され、ベース及びコレクタは
図示しない他の回路に接続されている。この回路を半導
体集積回路として素子形成する場合、図３に示すような
構造に形成していた。図３は従来の形成方法による半導
体装置の構造を示す説明図で、図３（ａ）は素子形状の
上面図を示し、図３（ｂ）は図３（ａ）の素子をＹ３−
Ｙ４（一点鎖線で示す部分）で切断した時の断面形状を
示す。
に良く使われる図２に示すような基本回路は、ＮＰＮト
ランジスタ構造のトランジスタＱ１のエミッタが抵抗Ｒ
１を介して基準電位に接続され、ベース及びコレクタは
図示しない他の回路に接続されている。この回路を半導
体集積回路として素子形成する場合、図３に示すような
構造に形成していた。図３は従来の形成方法による半導
体装置の構造を示す説明図で、図３（ａ）は素子形状の
上面図を示し、図３（ｂ）は図３（ａ）の素子をＹ３−
Ｙ４（一点鎖線で示す部分）で切断した時の断面形状を
示す。
【０００３】図３（ａ）の素子形状は、基準電位（ＧＮ
Ｄ）に接続された素子分離領域３に囲まれて各々独立し
た素子領域４内にトランジスタＱ１や抵抗Ｒ１がそれぞ
れ形成されている。抵抗Ｒ１の一端は金属配線９を介し
てトランジスタＱ１のエミッタに接続され、他端は金属
配線９を介して基準電位に接続されている。また、抵抗
Ｒ１の素子領域４には電源電圧（Ｖｃｃ）が接続されて
いると共に、Ｐ型半導体基板１には素子分離領域３を介
して基準電位が印加されているので、抵抗８′やトラン
ジスタＱ１の半導体素子は素子領域４とそれぞれ逆方向
にバイアスされて、独立に形成されている。このような
構造により、抵抗Ｒ１に印加される電圧が変化してもほ
ぼ一定の抵抗値が得られるようになっている。
Ｄ）に接続された素子分離領域３に囲まれて各々独立し
た素子領域４内にトランジスタＱ１や抵抗Ｒ１がそれぞ
れ形成されている。抵抗Ｒ１の一端は金属配線９を介し
てトランジスタＱ１のエミッタに接続され、他端は金属
配線９を介して基準電位に接続されている。また、抵抗
Ｒ１の素子領域４には電源電圧（Ｖｃｃ）が接続されて
いると共に、Ｐ型半導体基板１には素子分離領域３を介
して基準電位が印加されているので、抵抗８′やトラン
ジスタＱ１の半導体素子は素子領域４とそれぞれ逆方向
にバイアスされて、独立に形成されている。このような
構造により、抵抗Ｒ１に印加される電圧が変化してもほ
ぼ一定の抵抗値が得られるようになっている。
【０００４】次に、図３（ｂ）の断面説明図を用いて構
造及び形成方法の概要を示す。Ｐ型の半導体基板（Ｐ
- ：Ｐ ｓｕｂともいう）１の上にコレクタ７の内部抵
抗を減らすための埋め込み層（Ｎ+ ）２を熱拡散により
形成し、その上に素子を形成するための領域（Ｎ- ）を
気相成長により形成し、素子分離領域（Ｐ+ ）３を熱拡
散により形成して素子領域（Ｎ- ）４を形成する。その
後、ベース５及び抵抗８′となる領域（Ｐ+ ）を熱拡散
により形成し、更にエミッタ６及びコレクタ７の電極と
なる領域（Ｎ+ ）を熱拡散により形成し、これらを覆い
保護するための保護膜１０ａを熱酸化または気相成長に
より形成し、保護膜１０ａを貫く接続孔（コンタクトと
いう）を介して各素子領域を金属配線により接続するこ
とにより回路が形成される。更に、これらを覆い保護す
るための保護膜１０ｂを気相成長により形成して半導体
装置が完成する。
造及び形成方法の概要を示す。Ｐ型の半導体基板（Ｐ
- ：Ｐ ｓｕｂともいう）１の上にコレクタ７の内部抵
抗を減らすための埋め込み層（Ｎ+ ）２を熱拡散により
形成し、その上に素子を形成するための領域（Ｎ- ）を
気相成長により形成し、素子分離領域（Ｐ+ ）３を熱拡
散により形成して素子領域（Ｎ- ）４を形成する。その
後、ベース５及び抵抗８′となる領域（Ｐ+ ）を熱拡散
により形成し、更にエミッタ６及びコレクタ７の電極と
なる領域（Ｎ+ ）を熱拡散により形成し、これらを覆い
保護するための保護膜１０ａを熱酸化または気相成長に
より形成し、保護膜１０ａを貫く接続孔（コンタクトと
いう）を介して各素子領域を金属配線により接続するこ
とにより回路が形成される。更に、これらを覆い保護す
るための保護膜１０ｂを気相成長により形成して半導体
装置が完成する。
【０００５】
【発明が解決しようとする課題】上述のような形成方法
で素子形成された半導体装置は、トランジスタＱ１や抵
抗Ｒ１を素子分離領域３に囲まれてそれぞれ独立した素
子領域４内に各々形成するため、素子分離領域３と各素
子との分離距離Ｄ１及びＤ２をとる必要があると共に、
抵抗値に応じて抵抗Ｒ１の抵抗領域８′の長さＬをとる
必要があるので、面積が大きくなるという問題があっ
た。
で素子形成された半導体装置は、トランジスタＱ１や抵
抗Ｒ１を素子分離領域３に囲まれてそれぞれ独立した素
子領域４内に各々形成するため、素子分離領域３と各素
子との分離距離Ｄ１及びＤ２をとる必要があると共に、
抵抗値に応じて抵抗Ｒ１の抵抗領域８′の長さＬをとる
必要があるので、面積が大きくなるという問題があっ
た。
【０００６】そこで本発明はこれらの問題を解決し、バ
イポーラ技術による半導体装置で非常に良く使われる一
部の基本回路の形成方法を、抵抗Ｒ１をトランジスタＱ
１と同一の領域に形成するように変更することにより、
回路面積を大幅に縮小できるようにすることを目的とす
る。
イポーラ技術による半導体装置で非常に良く使われる一
部の基本回路の形成方法を、抵抗Ｒ１をトランジスタＱ
１と同一の領域に形成するように変更することにより、
回路面積を大幅に縮小できるようにすることを目的とす
る。
【０００７】
【課題を解決するための手段】上記の問題を解決するた
めに、請求項１の記載に係わる半導体装置は、半導体素
子のエミッタが抵抗を介して基準電位に接続されるよう
な半導体集積回路を構成する半導体装置において、抵抗
は素子分離のための第一のＰ型拡散層で囲まれた半導体
素子領域内に独立して形成された縦型構造の第二のＰ型
拡散層からなり、第二のＰ型拡散層の上端は金属配線を
介してエミッタに接続されると共に、下端は半導体基板
の基準電位に接続されることを特徴とする。また、請求
項２の記載に係わる半導体装置は、第二のＰ型拡散層の
単位抵抗値は第一のＰ型拡散層の単位抵抗値よりも大き
いことを特徴とする。
めに、請求項１の記載に係わる半導体装置は、半導体素
子のエミッタが抵抗を介して基準電位に接続されるよう
な半導体集積回路を構成する半導体装置において、抵抗
は素子分離のための第一のＰ型拡散層で囲まれた半導体
素子領域内に独立して形成された縦型構造の第二のＰ型
拡散層からなり、第二のＰ型拡散層の上端は金属配線を
介してエミッタに接続されると共に、下端は半導体基板
の基準電位に接続されることを特徴とする。また、請求
項２の記載に係わる半導体装置は、第二のＰ型拡散層の
単位抵抗値は第一のＰ型拡散層の単位抵抗値よりも大き
いことを特徴とする。
【０００８】
【作用】本発明の形成方法を用いた半導体装置は、上端
をトランジスタＱ１のエミッタに接続すると共に下端を
半導体基板の基準電位に接続する抵抗Ｒ１をトランジス
タＱ１と同一の領域に形成することにより、少ない面積
で半導体集積回路を形成できるようになる。
をトランジスタＱ１のエミッタに接続すると共に下端を
半導体基板の基準電位に接続する抵抗Ｒ１をトランジス
タＱ１と同一の領域に形成することにより、少ない面積
で半導体集積回路を形成できるようになる。
【０００９】
【実施例】以下、本発明の実施例である半導体装置を図
１を参照しながら詳細に説明する。尚、本明細書では、
全図面を通して同一または同様の部位には同一の符号を
付して説明する。バイポーラ技術による半導体装置で非
常に良く使われる図２に示すような基本回路は、ＮＰＮ
トランジスタ構造のトランジスタＱ１のエミッタが抵抗
Ｒ１を介して基準電位に接続され、ベース及びコレクタ
は図示しない他の回路に接続されている。この回路で
は、エミッタ及び抵抗Ｒ１の電位はコレクタの電位より
も常に低くなっている。従って、この回路を半導体集積
回路として素子形成する場合には、図１に示すような構
造に形成することができる。尚、この回路はエミッタを
図示しない他の回路に接続する場合も多い。図１は本発
明の形成方法により図２の回路を形成した時の半導体装
置の構造を示す説明図で、図１（ａ）は素子形状の上面
図を示し、図１（ｂ）は図１（ａ）の素子をＹ１−Ｙ２
で切断した時の断面形状を示す。
１を参照しながら詳細に説明する。尚、本明細書では、
全図面を通して同一または同様の部位には同一の符号を
付して説明する。バイポーラ技術による半導体装置で非
常に良く使われる図２に示すような基本回路は、ＮＰＮ
トランジスタ構造のトランジスタＱ１のエミッタが抵抗
Ｒ１を介して基準電位に接続され、ベース及びコレクタ
は図示しない他の回路に接続されている。この回路で
は、エミッタ及び抵抗Ｒ１の電位はコレクタの電位より
も常に低くなっている。従って、この回路を半導体集積
回路として素子形成する場合には、図１に示すような構
造に形成することができる。尚、この回路はエミッタを
図示しない他の回路に接続する場合も多い。図１は本発
明の形成方法により図２の回路を形成した時の半導体装
置の構造を示す説明図で、図１（ａ）は素子形状の上面
図を示し、図１（ｂ）は図１（ａ）の素子をＹ１−Ｙ２
で切断した時の断面形状を示す。
【００１０】図１（ａ）の素子形状は、基準電位（ＧＮ
Ｄ）に接続された素子分離領域３に囲まれて独立した素
子領域４内にトランジスタＱ１が形成されると共に、抵
抗Ｒ１が同じ素子領域４内にＤ３の距離のみ離れて形成
されている。抵抗Ｒ１の上端は金属配線９を介してトラ
ンジスタＱ１のエミッタに接続され、下端は素子分離領
域３を介して基準電位に接続された半導体基板につなが
っている。従って、素子分離領域３は素子領域４とは逆
方向にバイアスされることになると共に、抵抗Ｒ１と素
子領域４とも逆方向にバイアスされることになるので、
各半導体素子が独立して形成されるようになっている。
Ｄ）に接続された素子分離領域３に囲まれて独立した素
子領域４内にトランジスタＱ１が形成されると共に、抵
抗Ｒ１が同じ素子領域４内にＤ３の距離のみ離れて形成
されている。抵抗Ｒ１の上端は金属配線９を介してトラ
ンジスタＱ１のエミッタに接続され、下端は素子分離領
域３を介して基準電位に接続された半導体基板につなが
っている。従って、素子分離領域３は素子領域４とは逆
方向にバイアスされることになると共に、抵抗Ｒ１と素
子領域４とも逆方向にバイアスされることになるので、
各半導体素子が独立して形成されるようになっている。
【００１１】次に、図１（ｂ）の断面説明図を用いて構
造及び形成方法の概要を示す。Ｐ型の半導体基板（Ｐ
- ：Ｐ ｓｕｂともいう）１の上にコレクタ７の内部抵
抗を減らすための埋め込み層（Ｎ+ ）２を熱拡散により
形成し、その上に素子を形成するための領域（Ｎ- ）を
気相成長により形成し、抵抗Ｒ１となる領域（Ｐ- ）を
イオン注入または熱拡散により形成し、素子分離領域
（Ｐ+ ）３を熱拡散により形成して素子領域（Ｎ- ）４
を形成する。その後、ベース５となる領域（Ｐ+ ）を熱
拡散により形成し、更に、エミッタ６及びコレクタ７の
電極となる領域（Ｎ + ）をイオン注入法や熱拡散により
形成し、これらを覆い保護するための酸化膜や窒化膜等
からなる保護膜１０ａを熱酸化または気相成長により形
成し、各素子領域を保護膜１０ａを貫く接続孔（コンタ
クトという）を介して金属配線により接続することによ
り回路が形成される。更に、これらを覆い保護するため
の保護膜１０ｂを気相成長により形成して半導体装置が
完成する。このような形成方法で図２の回路を形成する
ことにより、素子間の距離がＤ３のみですむと共に、抵
抗Ｒ１の長さＬを短くすることができるようになるの
で、従来の形成方法の約７割の大きさで素子を形成でき
るようになる。従って、同様な回路を多く使用する程、
半導体装置の面積が小さくて済むようになる。
造及び形成方法の概要を示す。Ｐ型の半導体基板（Ｐ
- ：Ｐ ｓｕｂともいう）１の上にコレクタ７の内部抵
抗を減らすための埋め込み層（Ｎ+ ）２を熱拡散により
形成し、その上に素子を形成するための領域（Ｎ- ）を
気相成長により形成し、抵抗Ｒ１となる領域（Ｐ- ）を
イオン注入または熱拡散により形成し、素子分離領域
（Ｐ+ ）３を熱拡散により形成して素子領域（Ｎ- ）４
を形成する。その後、ベース５となる領域（Ｐ+ ）を熱
拡散により形成し、更に、エミッタ６及びコレクタ７の
電極となる領域（Ｎ + ）をイオン注入法や熱拡散により
形成し、これらを覆い保護するための酸化膜や窒化膜等
からなる保護膜１０ａを熱酸化または気相成長により形
成し、各素子領域を保護膜１０ａを貫く接続孔（コンタ
クトという）を介して金属配線により接続することによ
り回路が形成される。更に、これらを覆い保護するため
の保護膜１０ｂを気相成長により形成して半導体装置が
完成する。このような形成方法で図２の回路を形成する
ことにより、素子間の距離がＤ３のみですむと共に、抵
抗Ｒ１の長さＬを短くすることができるようになるの
で、従来の形成方法の約７割の大きさで素子を形成でき
るようになる。従って、同様な回路を多く使用する程、
半導体装置の面積が小さくて済むようになる。
【００１２】尚、抵抗Ｒ１の抵抗値を変更するために
は、抵抗Ｒ１のための不純物濃度を予め調整して熱拡散
するか、抵抗Ｒ１となる領域を形成した後に、イオン注
入法により抵抗Ｒ１となる領域の不純物濃度を調整する
ようにすれば良く、数Ω乃至数ＫΩ程度の比較的低い抵
抗値の抵抗を使用することができる。また、上記の形成
方法では、素子領域４を形成した後に素子分離領域３を
形成するようにしているが、素子領域４を形成する前
に、素子分離領域３とするための領域（Ｐ+ ）及び抵抗
Ｒ１となる領域（Ｐ- ）の拡散層を予め形成し、素子領
域４を形成した後に、素子分離領域３及び抵抗Ｒ１とな
る領域を予め形成した拡散層と併せて熱拡散するように
しても良い。また、抵抗Ｒ１となる領域の不純物濃度
は、素子分離領域３となる領域の不純物濃度に比べて濃
度が低いので、抵抗Ｒ１となる領域を素子分離領域３と
なる領域の形成に先駆けて形成するのが良い。
は、抵抗Ｒ１のための不純物濃度を予め調整して熱拡散
するか、抵抗Ｒ１となる領域を形成した後に、イオン注
入法により抵抗Ｒ１となる領域の不純物濃度を調整する
ようにすれば良く、数Ω乃至数ＫΩ程度の比較的低い抵
抗値の抵抗を使用することができる。また、上記の形成
方法では、素子領域４を形成した後に素子分離領域３を
形成するようにしているが、素子領域４を形成する前
に、素子分離領域３とするための領域（Ｐ+ ）及び抵抗
Ｒ１となる領域（Ｐ- ）の拡散層を予め形成し、素子領
域４を形成した後に、素子分離領域３及び抵抗Ｒ１とな
る領域を予め形成した拡散層と併せて熱拡散するように
しても良い。また、抵抗Ｒ１となる領域の不純物濃度
は、素子分離領域３となる領域の不純物濃度に比べて濃
度が低いので、抵抗Ｒ１となる領域を素子分離領域３と
なる領域の形成に先駆けて形成するのが良い。
【００１３】
【発明の効果】以上に詳細を説明したように本発明によ
れば、トランジスタＱ１のエミッタに接続された抵抗Ｒ
１をトランジスタＱ１と同一の領域に少ない面積で形成
できるようになるので、素子面積を大幅に縮小すること
ができ、ウェハ当たりの半導体装置の取れ数を多くする
こができるようになるので、半導体装置のコストダウン
ができるようになるという効果がある。
れば、トランジスタＱ１のエミッタに接続された抵抗Ｒ
１をトランジスタＱ１と同一の領域に少ない面積で形成
できるようになるので、素子面積を大幅に縮小すること
ができ、ウェハ当たりの半導体装置の取れ数を多くする
こができるようになるので、半導体装置のコストダウン
ができるようになるという効果がある。
【図１】 本発明の形成方法による半導体装置の構造を
示す説明図である。
示す説明図である。
【図２】 改善すべき回路の回路図である。
【図３】 従来の形成方法による半導体装置の構造を示
す説明図である。
す説明図である。
１ ：Ｐ型半導体基板 ２ ：Ｎ型埋め込み層 ３ ：素子分離領域（第一のＰ型拡散層） ４ ：素子領域 ５ ：ベース ６ ：エミッタ ７ ：コレクタ（端子） ８ ：（縦型）抵抗（第二のＰ型拡散層） ８′：（横型）抵抗 ９ ：金属配線 １０：保護膜 Ｑ１：トランジスタ（素子領域） Ｒ１：抵抗（素子領域）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (2)
- 【請求項１】 半導体素子のエミッタが抵抗を介して基
準電位に接続されるような半導体集積回路を構成する半
導体装置において、前記抵抗は素子分離のための第一の
Ｐ型拡散層で囲まれた半導体素子領域内に独立して形成
された縦型構造の第二のＰ型拡散層からなり、前記第二
のＰ型拡散層の上端は金属配線を介して前記エミッタに
接続されると共に、下端は半導体基板の前記基準電位に
接続されることを特徴とする半導体装置。 - 【請求項２】 前記第二のＰ型拡散層の単位抵抗値は前
記第一のＰ型拡散層の単位抵抗値よりも大きいことを特
徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26562494A JPH08125132A (ja) | 1994-10-28 | 1994-10-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26562494A JPH08125132A (ja) | 1994-10-28 | 1994-10-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125132A true JPH08125132A (ja) | 1996-05-17 |
Family
ID=17419724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26562494A Pending JPH08125132A (ja) | 1994-10-28 | 1994-10-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125132A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1061572A1 (en) * | 1999-06-16 | 2000-12-20 | STMicroelectronics S.r.l. | Intergrated stucture for radio frequency applications |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5728362A (en) * | 1980-07-28 | 1982-02-16 | Sanyo Electric Co Ltd | Semiconductor device |
| JPH03155155A (ja) * | 1989-11-13 | 1991-07-03 | Sanyo Electric Co Ltd | Ｍｉｓ容量素子を組込んだ半導体集積回路の製造方法 |
-
1994
- 1994-10-28 JP JP26562494A patent/JPH08125132A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5728362A (en) * | 1980-07-28 | 1982-02-16 | Sanyo Electric Co Ltd | Semiconductor device |
| JPH03155155A (ja) * | 1989-11-13 | 1991-07-03 | Sanyo Electric Co Ltd | Ｍｉｓ容量素子を組込んだ半導体集積回路の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1061572A1 (en) * | 1999-06-16 | 2000-12-20 | STMicroelectronics S.r.l. | Intergrated stucture for radio frequency applications |
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