JP2000294655A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
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- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0658—Vertical bipolar transistor in combination with resistors or capacitors
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Abstract
(57)【要約】
【目的】 バイポーラトランジスタと抵抗素子からなる
半導体装置において、バイポーラトランジスタを内在す
る増幅回路の増幅率のばらつき低減と、寄生容量の削減
とを実現する抵抗素子を形成する。 【解決手段】 シリコン基板１０上にバイポーラトラン
ジスタを形成する。次に、バイポーラトランジスタ上に
絶縁膜４２を形成した後、コンタクトホールを形成し、
配線プラグ４４と配線４６を高融点金属膜で形成する。
その後、トランジスタの特性をモニタ測定し、この測定
結果に基づいて、上記半導体装置の出力が所定の電流
値、電圧値になる抵抗値を求める。次に、絶縁膜４２上
に、不純物濃度及び膜厚を制御して、不純物を含んだポ
リシリコン膜を形成し、さらに、パターニング工程によ
り、上記抵抗値になるような抵抗素子２４を形成する。
半導体装置において、バイポーラトランジスタを内在す
る増幅回路の増幅率のばらつき低減と、寄生容量の削減
とを実現する抵抗素子を形成する。 【解決手段】 シリコン基板１０上にバイポーラトラン
ジスタを形成する。次に、バイポーラトランジスタ上に
絶縁膜４２を形成した後、コンタクトホールを形成し、
配線プラグ４４と配線４６を高融点金属膜で形成する。
その後、トランジスタの特性をモニタ測定し、この測定
結果に基づいて、上記半導体装置の出力が所定の電流
値、電圧値になる抵抗値を求める。次に、絶縁膜４２上
に、不純物濃度及び膜厚を制御して、不純物を含んだポ
リシリコン膜を形成し、さらに、パターニング工程によ
り、上記抵抗値になるような抵抗素子２４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及び半導
体装置の製造方法に関し、特に、高速動作のバイポーラ
トランジスタを有する半導体装置及び半導体装置の製造
方法に関するものである。
体装置の製造方法に関し、特に、高速動作のバイポーラ
トランジスタを有する半導体装置及び半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】バイポーラトランジスタを用いて構成さ
れる半導体装置において、さらなる高速化を図るため、
ベース幅をできるだけ薄く形成する傾向がある。
れる半導体装置において、さらなる高速化を図るため、
ベース幅をできるだけ薄く形成する傾向がある。
【０００３】図５に従来技術によるバイポーラトランジ
スタを有する半導体装置の製造方法を示す。半導体基板
としてｐ型シリコン基板１０に、埋込ｎ+層１２、ｎーエ
ピタキシャル成長層１４を形成した後、トレンチ素子分
離絶縁膜１６、フィールド絶縁膜１８、バイポーラトラ
ンジスタを形成する領域にはシリコン酸化膜１１を形成
し、表面を平坦化する。その後、ｎーエピタキシャル成
長層１４上のシリコン酸化膜１１にコンタクトホールを
形成し、全面にＣＶＤ法（ＣｈｅｍｉｃａｌＶａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）でポリシリコン膜を形成し
て、ホトリソ、エッチング工程により所定のパターンを
形成する。ｎーエピタキシャル成長層１４に接続された
ポリシリコンパターンにｎ型不純物を注入し、また、ベ
ース引き出し電極となるポリシリコンパターンにはｐ型
の不純物を注入し、さらに、抵抗素子となるポリシリコ
ンパターンに所定の不純物を注入する。この後、９００
〜１０００℃の熱処理を行うことにより、ｎーエピタキ
シャル成長層１４にｎ型不純物を拡散させたコレクタｎ
+層２０、ベース引き出し電極２６、所定の抵抗値を有
する抵抗素子２４を、それぞれ形成する。この状態を図
５（ａ）に示す。
スタを有する半導体装置の製造方法を示す。半導体基板
としてｐ型シリコン基板１０に、埋込ｎ+層１２、ｎーエ
ピタキシャル成長層１４を形成した後、トレンチ素子分
離絶縁膜１６、フィールド絶縁膜１８、バイポーラトラ
ンジスタを形成する領域にはシリコン酸化膜１１を形成
し、表面を平坦化する。その後、ｎーエピタキシャル成
長層１４上のシリコン酸化膜１１にコンタクトホールを
形成し、全面にＣＶＤ法（ＣｈｅｍｉｃａｌＶａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）でポリシリコン膜を形成し
て、ホトリソ、エッチング工程により所定のパターンを
形成する。ｎーエピタキシャル成長層１４に接続された
ポリシリコンパターンにｎ型不純物を注入し、また、ベ
ース引き出し電極となるポリシリコンパターンにはｐ型
の不純物を注入し、さらに、抵抗素子となるポリシリコ
ンパターンに所定の不純物を注入する。この後、９００
〜１０００℃の熱処理を行うことにより、ｎーエピタキ
シャル成長層１４にｎ型不純物を拡散させたコレクタｎ
+層２０、ベース引き出し電極２６、所定の抵抗値を有
する抵抗素子２４を、それぞれ形成する。この状態を図
５（ａ）に示す。
【０００４】次に、絶縁膜としてシリコン酸化膜２８を
形成した後、ホトリソ、エッチング工程により、ベース
引き出し電極２６の所定領域に開口部を形成する。その
後、絶縁膜としてシリコン窒化膜３０を表面に形成し、
エッチングにより開口部内にシリコン窒化膜の側壁を形
成する。次に、この開口部内のシリコン酸化膜１１を除
去して、ｐ型エピタキシャル層を形成する。これをベー
スｐ層３２とする。この状態を図５（ｂ）に示す。
形成した後、ホトリソ、エッチング工程により、ベース
引き出し電極２６の所定領域に開口部を形成する。その
後、絶縁膜としてシリコン窒化膜３０を表面に形成し、
エッチングにより開口部内にシリコン窒化膜の側壁を形
成する。次に、この開口部内のシリコン酸化膜１１を除
去して、ｐ型エピタキシャル層を形成する。これをベー
スｐ層３２とする。この状態を図５（ｂ）に示す。
【０００５】続いて、後述するエミッタ引き出し電極３
６となるｎ型導電性不純物を含むポリシリコン膜をシリ
コン窒化膜３０の表面に形成し、熱処理によりエミッタ
ｎ+層３４を形成する。その後、ホトリソ、エッチング
工程により、エミッタ引き出し電極３６を形成し、ｎｐ
ｎトランジスタが形成される。この状態を図５（ｃ）に
示す。
６となるｎ型導電性不純物を含むポリシリコン膜をシリ
コン窒化膜３０の表面に形成し、熱処理によりエミッタ
ｎ+層３４を形成する。その後、ホトリソ、エッチング
工程により、エミッタ引き出し電極３６を形成し、ｎｐ
ｎトランジスタが形成される。この状態を図５（ｃ）に
示す。
【０００６】その後、抵抗素子２４上にシリコン酸化膜
３８ａの保護パターンを形成し、シリコン酸化膜３８ａ
で被覆されていないポリシリコン膜に不純物イオンを注
入し、さらに、絶縁膜としてシリコン酸化膜４２を形成
する。このイオン注入は、後に形成される配線と抵抗素
子とを接続するコンタクトの抵抗を低くするために行
う。次に、ホトリソ、エッチング工程により、バイポー
ラトランジスタのベース引き出し電極２６、エミッタ引
き出し電極３６、コレクタ引き出し電極２２、抵抗素子
２４を電気的に接続するためのコンタクトホールを形成
する。形成されたコンタクトホールをタングステンなど
の高融点金属で埋め込み、配線プラグ４４を形成し、配
線膜となるアルミ合金膜を形成して、パターニングによ
り配線４６を形成する。この後、保護膜としての絶縁膜
４８を形成する。この状態を図５（ｄ）に示す。
３８ａの保護パターンを形成し、シリコン酸化膜３８ａ
で被覆されていないポリシリコン膜に不純物イオンを注
入し、さらに、絶縁膜としてシリコン酸化膜４２を形成
する。このイオン注入は、後に形成される配線と抵抗素
子とを接続するコンタクトの抵抗を低くするために行
う。次に、ホトリソ、エッチング工程により、バイポー
ラトランジスタのベース引き出し電極２６、エミッタ引
き出し電極３６、コレクタ引き出し電極２２、抵抗素子
２４を電気的に接続するためのコンタクトホールを形成
する。形成されたコンタクトホールをタングステンなど
の高融点金属で埋め込み、配線プラグ４４を形成し、配
線膜となるアルミ合金膜を形成して、パターニングによ
り配線４６を形成する。この後、保護膜としての絶縁膜
４８を形成する。この状態を図５（ｄ）に示す。
【０００７】この方法によれば、ベースｐ層３２の厚さ
とエミッタｎ+層３４の拡散を制御することで、ベース
層の幅を薄くすることができる。
とエミッタｎ+層３４の拡散を制御することで、ベース
層の幅を薄くすることができる。
【０００８】
【発明が解決しようとする課題】しかし、以上述べた半
導体装置の製造方法では、高速化のためｐ型エピタキシ
ャル層を薄くすることにより、ベース層の幅がばらつい
て形成された場合に、バイポーラトランジスタの増幅率
に大きく影響を与えてしまう。そのために、バイアス調
整に必要な抵抗素子２４の値をトランジスタの増幅率に
合わせて調整する必要があり、その方法として、抵抗素
子２４との接続のためのコンタクト位置により抵抗素子
２４の抵抗値を調整する方法がある。このコンタクト位
置の調整はマスクを変更することで行っている。しか
し、この方法では、調整用のマスクを新たに準備する必
要があり、また調整範囲も狭い。さらに、コンタクト位
置設定の自由度を広げるために、あらかじめ抵抗素子パ
ターンを長めに形成する必要があり、基板１０との間で
生ずる寄生容量が増え遅延を増大させてしまう。
導体装置の製造方法では、高速化のためｐ型エピタキシ
ャル層を薄くすることにより、ベース層の幅がばらつい
て形成された場合に、バイポーラトランジスタの増幅率
に大きく影響を与えてしまう。そのために、バイアス調
整に必要な抵抗素子２４の値をトランジスタの増幅率に
合わせて調整する必要があり、その方法として、抵抗素
子２４との接続のためのコンタクト位置により抵抗素子
２４の抵抗値を調整する方法がある。このコンタクト位
置の調整はマスクを変更することで行っている。しか
し、この方法では、調整用のマスクを新たに準備する必
要があり、また調整範囲も狭い。さらに、コンタクト位
置設定の自由度を広げるために、あらかじめ抵抗素子パ
ターンを長めに形成する必要があり、基板１０との間で
生ずる寄生容量が増え遅延を増大させてしまう。
【０００９】本発明は、この問題を考慮し、マスク数を
増やさずにトランジスタ特性に合わせてバイアス調整が
できるような半導体装置の構造及び製造方法を提供する
ことを目的とする。
増やさずにトランジスタ特性に合わせてバイアス調整が
できるような半導体装置の構造及び製造方法を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成すべく、
本発明の半導体装置の構造は、半導体基板上に形成され
た回路素子と、前記回路素子と電気的に接続された抵抗
素子を有する半導体装置において、前記抵抗素子が前記
回路素子を覆う層間絶縁膜上に形成されていることを特
徴とするものである。
本発明の半導体装置の構造は、半導体基板上に形成され
た回路素子と、前記回路素子と電気的に接続された抵抗
素子を有する半導体装置において、前記抵抗素子が前記
回路素子を覆う層間絶縁膜上に形成されていることを特
徴とするものである。
【００１１】
【発明の実施の形態】以下、本発明の実施例を図１〜４
の断面形状図で詳細に説明する。本発明実施例の半導体
装置は、例として基本回路を図６に示す。図６におい
て、回路素子であるｎｐｎバイポーラトランジスタＱの
コレクタは出力端子Ｖoutに接続されているとともに、
抵抗素子Ｒを介して所定の電源電圧Ｖが印加されてい
る。バイポーラトランジスタＱのベースは、入力端子Ｖ
inに電気的に接続されている。また、バイポーラトラン
ジスタＱのエミッタは接地電位が印加されている。この
回路において、入力Ｖinが一定の変動幅の場合に、出力
Ｖoutの電流値（又は電圧値）が一定の変動幅になるよ
うに、各製造組（ロット）ごとに、バイポーラトランジ
スタＱの増幅率のばらつきに対応して、抵抗Ｒで設定、
調整するものである。抵抗素子Ｒの値を小さくすればＶ
outの出力を小さくすることができ、抵抗素子Ｒの値を
大きくすればＶoutの出力を大きくすることができる。
の断面形状図で詳細に説明する。本発明実施例の半導体
装置は、例として基本回路を図６に示す。図６におい
て、回路素子であるｎｐｎバイポーラトランジスタＱの
コレクタは出力端子Ｖoutに接続されているとともに、
抵抗素子Ｒを介して所定の電源電圧Ｖが印加されてい
る。バイポーラトランジスタＱのベースは、入力端子Ｖ
inに電気的に接続されている。また、バイポーラトラン
ジスタＱのエミッタは接地電位が印加されている。この
回路において、入力Ｖinが一定の変動幅の場合に、出力
Ｖoutの電流値（又は電圧値）が一定の変動幅になるよ
うに、各製造組（ロット）ごとに、バイポーラトランジ
スタＱの増幅率のばらつきに対応して、抵抗Ｒで設定、
調整するものである。抵抗素子Ｒの値を小さくすればＶ
outの出力を小さくすることができ、抵抗素子Ｒの値を
大きくすればＶoutの出力を大きくすることができる。
【００１２】図１は本発明の第１実施例による半導体装
置の製造方法の流れを示すフロー図である。本発明の第
１実施例における半導体装置の製造方法について以下に
説明する。
置の製造方法の流れを示すフロー図である。本発明の第
１実施例における半導体装置の製造方法について以下に
説明する。
【００１３】まず始めに、半導体基板としてｐ型シリコ
ン基板１０上に、従来技術で示した回路素子であるバイ
ポーラトランジスタを形成する。この状態を図１（ａ）
に示す。この段階では、図５の抵抗素子２４に相当する
抵抗素子を形成しない。次に、第１の絶縁膜として層間
絶縁膜となるシリコン酸化膜４２を形成し、ホトリソ、
エッチング工程によりトランジスタのベース引き出し電
極２６、エミッタ引き出し電極３６、コレクタ引き出し
電極２２を電気的に接続するためのコンタクトホールを
形成する。形成されたコンタクトホール内部及びシリコ
ン酸化膜４２上にタングステンなどの高融点金属膜を形
成し、ホトリソ、エッチング工程により、配線プラグ４
４と配線４６を順次形成する。ここで、上記トランジス
タ形成の際、グリッドラインなどにトランジスタ特性を
モニタするためのＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ
Ｇｒｏｕｐ）を形成しておき、配線プラグ４４と配線４
６形成工程で、このＴＥＧの各電極と接続された測定用
パッドを形成しておく（図示せず）。その後、このモニ
タ用ＴＥＧを電気的に測定し、この結果に応じて図６の
回路の出力が所定の電流値、電圧値になるために必要な
抵抗素子の抵抗値を求める。また、配線プラグ４４の形
成と配線４６の形成を別々に行っても良い。
ン基板１０上に、従来技術で示した回路素子であるバイ
ポーラトランジスタを形成する。この状態を図１（ａ）
に示す。この段階では、図５の抵抗素子２４に相当する
抵抗素子を形成しない。次に、第１の絶縁膜として層間
絶縁膜となるシリコン酸化膜４２を形成し、ホトリソ、
エッチング工程によりトランジスタのベース引き出し電
極２６、エミッタ引き出し電極３６、コレクタ引き出し
電極２２を電気的に接続するためのコンタクトホールを
形成する。形成されたコンタクトホール内部及びシリコ
ン酸化膜４２上にタングステンなどの高融点金属膜を形
成し、ホトリソ、エッチング工程により、配線プラグ４
４と配線４６を順次形成する。ここで、上記トランジス
タ形成の際、グリッドラインなどにトランジスタ特性を
モニタするためのＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ
Ｇｒｏｕｐ）を形成しておき、配線プラグ４４と配線４
６形成工程で、このＴＥＧの各電極と接続された測定用
パッドを形成しておく（図示せず）。その後、このモニ
タ用ＴＥＧを電気的に測定し、この結果に応じて図６の
回路の出力が所定の電流値、電圧値になるために必要な
抵抗素子の抵抗値を求める。また、配線プラグ４４の形
成と配線４６の形成を別々に行っても良い。
【００１４】次に、第２の絶縁膜としてシリコン窒化膜
５０を形成し、ホトリソ、エッチング工程により、抵抗
素子を形成する領域となる開口部を上記第１の絶縁膜の
上面が露出するように形成する。その際、形成する抵抗
素子が配線４６と電気的に接続されるように、配線４６
の一部を露出するようにシリコン窒化膜５０の開口部を
形成する。この状態を図１（ｂ）に示す。次に、導電性
不純物としてｐ型不純物を含んだポリシリコン膜を形成
する。このポリシリコン膜形成には、通常のＣＶＤ法に
ジボランのようなｐ型不純物となる元素を含むガスを処
理室に導入して、７００℃前後で不純物の活性化をしな
がら形成する。また、このポリシリコン膜がモニタ用Ｔ
ＥＧにて先に測定し、求めた所定のシート抵抗値になる
ように、すなわち所定の不純物濃度と膜厚になるように
制御する。
５０を形成し、ホトリソ、エッチング工程により、抵抗
素子を形成する領域となる開口部を上記第１の絶縁膜の
上面が露出するように形成する。その際、形成する抵抗
素子が配線４６と電気的に接続されるように、配線４６
の一部を露出するようにシリコン窒化膜５０の開口部を
形成する。この状態を図１（ｂ）に示す。次に、導電性
不純物としてｐ型不純物を含んだポリシリコン膜を形成
する。このポリシリコン膜形成には、通常のＣＶＤ法に
ジボランのようなｐ型不純物となる元素を含むガスを処
理室に導入して、７００℃前後で不純物の活性化をしな
がら形成する。また、このポリシリコン膜がモニタ用Ｔ
ＥＧにて先に測定し、求めた所定のシート抵抗値になる
ように、すなわち所定の不純物濃度と膜厚になるように
制御する。
【００１５】次に、ホトリソ、エッチング工程により、
ポリシリコン膜で所定のパターンの抵抗素子２４を形成
する。その後、耐湿性のための保護膜として絶縁膜４８
を形成する。この状態を図１（ｃ）に示す。
ポリシリコン膜で所定のパターンの抵抗素子２４を形成
する。その後、耐湿性のための保護膜として絶縁膜４８
を形成する。この状態を図１（ｃ）に示す。
【００１６】ここで、抵抗値の設定の仕方について、そ
の方法を詳細に述べる。一般に抵抗体の抵抗値Ｒは、長
さＬ、幅Ｗ、膜厚（高さ）ｔの抵抗体において、膜種で
決まる定数ｋ、不純物濃度Ｎとすると、これらのパラメ
ーターで、Ｒ＝ｋＬ／ｔＷＮと表わせられる。また、ポ
リシリコン膜のシート抵抗ＲSは、ＲS∝ｔー1Ｎー1 であ
ることから、Ｒ∝ＲS（Ｌ／Ｗ）と言える。
の方法を詳細に述べる。一般に抵抗体の抵抗値Ｒは、長
さＬ、幅Ｗ、膜厚（高さ）ｔの抵抗体において、膜種で
決まる定数ｋ、不純物濃度Ｎとすると、これらのパラメ
ーターで、Ｒ＝ｋＬ／ｔＷＮと表わせられる。また、ポ
リシリコン膜のシート抵抗ＲSは、ＲS∝ｔー1Ｎー1 であ
ることから、Ｒ∝ＲS（Ｌ／Ｗ）と言える。
【００１７】上記パラメーターのうち、抵抗体の長さＬ
及び抵抗体の幅Ｗは設計上で決まり、所定のパターンに
なるようにマスクを作成する。従って、残りのパラメー
ターである膜厚ｔと不純物濃度Ｎが決まれば、所定の抵
抗値Ｒが得られることになり、ポリシリコン膜形成工程
においては、シート抵抗ＲSを制御すれば良い。膜厚は
処理時間に比例し、ｐ型不純物濃度は処理雰囲気におけ
るホウ素濃度に比例することから、処理時間と処理雰囲
気中ホウ素濃度を制御することで、所定のシート抵抗の
ポリシリコン膜を形成することができる。その後、ホト
リソ、エッチング工程により、長さＬと幅Ｗの抵抗体パ
ターンを形成し、所定の抵抗値の抵抗素子を得ることが
できる。また、膜厚と不純物濃度のうち、どちらか一方
を確定させ、他方だけで制御しても良い。
及び抵抗体の幅Ｗは設計上で決まり、所定のパターンに
なるようにマスクを作成する。従って、残りのパラメー
ターである膜厚ｔと不純物濃度Ｎが決まれば、所定の抵
抗値Ｒが得られることになり、ポリシリコン膜形成工程
においては、シート抵抗ＲSを制御すれば良い。膜厚は
処理時間に比例し、ｐ型不純物濃度は処理雰囲気におけ
るホウ素濃度に比例することから、処理時間と処理雰囲
気中ホウ素濃度を制御することで、所定のシート抵抗の
ポリシリコン膜を形成することができる。その後、ホト
リソ、エッチング工程により、長さＬと幅Ｗの抵抗体パ
ターンを形成し、所定の抵抗値の抵抗素子を得ることが
できる。また、膜厚と不純物濃度のうち、どちらか一方
を確定させ、他方だけで制御しても良い。
【００１８】この方法によれば、従来の抵抗素子形成の
９００〜１０００℃に比べ、７００℃前後という低温の
熱処理で形成できるので、トランジスタを形成後、その
特性を確認してから、抵抗素子を形成することができ
る。配線４６を高融点金属膜で形成しているため、上記
熱処理でも問題ない。また、半導体基板と抵抗素子間の
距離が増すため抵抗素子の寄生容量を削減できる。
９００〜１０００℃に比べ、７００℃前後という低温の
熱処理で形成できるので、トランジスタを形成後、その
特性を確認してから、抵抗素子を形成することができ
る。配線４６を高融点金属膜で形成しているため、上記
熱処理でも問題ない。また、半導体基板と抵抗素子間の
距離が増すため抵抗素子の寄生容量を削減できる。
【００１９】図２は本発明の第２実施例による半導体装
置の構造を示す断面形状図である。本発明の第２実施例
における半導体装置の製造方法について以下に説明す
る。
置の構造を示す断面形状図である。本発明の第２実施例
における半導体装置の製造方法について以下に説明す
る。
【００２０】第１実施例と同様に、ｐ型シリコン基板１
０上に、回路素子であるバイポーラトランジスタを形成
し、第１の絶縁膜としてシリコン酸化膜４２、第１の高
融点金属膜として例えばタングステンによる配線プラグ
４４形成まで行う。この配線プラグ４４形成時、トラン
ジスタモニタ用ＴＥＧの測定ができるように、ＴＥＧ測
定用パッドを形成する（図示せず）。この後、トランジ
スタの特性を測定し、図６の回路の出力が所定の電流
値、電圧値になる抵抗値を求める。その後、第１実施例
と同様に、所定のシート抵抗、すなわち所定のｐ型不純
物濃度及び膜厚のポリシリコン膜を形成する。
０上に、回路素子であるバイポーラトランジスタを形成
し、第１の絶縁膜としてシリコン酸化膜４２、第１の高
融点金属膜として例えばタングステンによる配線プラグ
４４形成まで行う。この配線プラグ４４形成時、トラン
ジスタモニタ用ＴＥＧの測定ができるように、ＴＥＧ測
定用パッドを形成する（図示せず）。この後、トランジ
スタの特性を測定し、図６の回路の出力が所定の電流
値、電圧値になる抵抗値を求める。その後、第１実施例
と同様に、所定のシート抵抗、すなわち所定のｐ型不純
物濃度及び膜厚のポリシリコン膜を形成する。
【００２１】この第２実施例においては、その後、ホト
リソ、エッチング工程により、ポリシリコン膜で上記設
定した抵抗値となる抵抗素子２４を形成する際、配線プ
ラグ４４上部の露出面をポリシリコン膜で覆う。次に、
第２の絶縁膜としてシリコン酸化膜３８ａを抵抗素子部
分となるポリシリコン膜上に形成する。これは、ホトリ
ソ、エッチング工程により、抵抗素子２４の所定部のみ
覆うパターンとすることができる。その後、第２の高融
点金属膜としてＴｉ（チタン）をスパッタ法により形成
し、７００℃前後のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌ）などの熱処理により、シリコン酸化
膜３８ａで覆われていないポリシリコン膜の露出面をサ
リサイド化し、Ｔｉサリサイド４０を形成し、露出した
ポリシリコン膜を低抵抗化する。その後、未反応のＴｉ
は除去する。ここで、第２の高融点金属膜はＴｉに限ら
ずＣｏ（コバルト）などの他の高融点金属でも良い。次
に、金属膜として例えばアルミ合金膜を形成し、ホトリ
ソ、エッチング工程により、配線４６を形成し、保護膜
として絶縁膜４８で被覆する。この状態を図２に示す。
リソ、エッチング工程により、ポリシリコン膜で上記設
定した抵抗値となる抵抗素子２４を形成する際、配線プ
ラグ４４上部の露出面をポリシリコン膜で覆う。次に、
第２の絶縁膜としてシリコン酸化膜３８ａを抵抗素子部
分となるポリシリコン膜上に形成する。これは、ホトリ
ソ、エッチング工程により、抵抗素子２４の所定部のみ
覆うパターンとすることができる。その後、第２の高融
点金属膜としてＴｉ（チタン）をスパッタ法により形成
し、７００℃前後のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌ）などの熱処理により、シリコン酸化
膜３８ａで覆われていないポリシリコン膜の露出面をサ
リサイド化し、Ｔｉサリサイド４０を形成し、露出した
ポリシリコン膜を低抵抗化する。その後、未反応のＴｉ
は除去する。ここで、第２の高融点金属膜はＴｉに限ら
ずＣｏ（コバルト）などの他の高融点金属でも良い。次
に、金属膜として例えばアルミ合金膜を形成し、ホトリ
ソ、エッチング工程により、配線４６を形成し、保護膜
として絶縁膜４８で被覆する。この状態を図２に示す。
【００２２】この方法によれば、配線プラグ４４上部の
露出面を覆ったポリシリコンパターン及び、抵抗素子２
４と配線４６との接続部がサリサイド化されているた
め、この接続部の抵抗値を低くでき、抵抗素子２４の不
純物濃度の設定の影響を受けない。また、この場合、配
線プラグ４４上部の露出面が変質化することもない。さ
らに、半導体基板と抵抗素子間の距離は、第１の実施例
と同様に確保でき、寄生容量削減の効果を得ることがで
きる。
露出面を覆ったポリシリコンパターン及び、抵抗素子２
４と配線４６との接続部がサリサイド化されているた
め、この接続部の抵抗値を低くでき、抵抗素子２４の不
純物濃度の設定の影響を受けない。また、この場合、配
線プラグ４４上部の露出面が変質化することもない。さ
らに、半導体基板と抵抗素子間の距離は、第１の実施例
と同様に確保でき、寄生容量削減の効果を得ることがで
きる。
【００２３】図３は本発明の第３実施例による半導体装
置の構造を示す断面形状図である。本発明の第２実施例
における半導体装置の構造との違いは、第２実施例にお
いて、抵抗素子２４とトランジスタのコレクタ引き出し
電極２２との接続を、配線４６を介さずに抵抗素子２４
のポリシリコン膜のうちサリサイド化した部分で直接行
うものである。
置の構造を示す断面形状図である。本発明の第２実施例
における半導体装置の構造との違いは、第２実施例にお
いて、抵抗素子２４とトランジスタのコレクタ引き出し
電極２２との接続を、配線４６を介さずに抵抗素子２４
のポリシリコン膜のうちサリサイド化した部分で直接行
うものである。
【００２４】この方法によれば、配線プラグ４４とポリ
シリコン膜のＴｉサリサイド部４０とを接続することに
より、その間の配線分の長さを必要としないので、ｐ型
シリコン基板１０と配線４６との寄生容量をさらに削減
できる。また、抵抗素子としてのスペースが小さくなる
ので、素子の縮小化にも寄与する。
シリコン膜のＴｉサリサイド部４０とを接続することに
より、その間の配線分の長さを必要としないので、ｐ型
シリコン基板１０と配線４６との寄生容量をさらに削減
できる。また、抵抗素子としてのスペースが小さくなる
ので、素子の縮小化にも寄与する。
【００２５】図４は本発明の第４実施例による半導体装
置の構造を示す断面形状図である。多層配線構造の半導
体装置として、例えば、２層配線の場合について図４に
示す。抵抗素子２４とｐ型シリコン基板１０間の絶縁膜
をシリコン酸化膜４２とシリコン酸化膜５２の２層にし
た場合に、抵抗素子２４をシリコン酸化膜５２上に形成
している。つまり、積層した層間絶縁膜上に形成するこ
とで、ｐ型シリコン基板１０との距離をより長く確保で
き、寄生容量を削減することができる。また、この場合
には、図４のように、フィールド絶縁膜を形成しなくて
も充分に寄生容量を小さくすることができる。さらに、
層間絶縁膜が３層以上に積層されても同様に効果が得ら
れる。
置の構造を示す断面形状図である。多層配線構造の半導
体装置として、例えば、２層配線の場合について図４に
示す。抵抗素子２４とｐ型シリコン基板１０間の絶縁膜
をシリコン酸化膜４２とシリコン酸化膜５２の２層にし
た場合に、抵抗素子２４をシリコン酸化膜５２上に形成
している。つまり、積層した層間絶縁膜上に形成するこ
とで、ｐ型シリコン基板１０との距離をより長く確保で
き、寄生容量を削減することができる。また、この場合
には、図４のように、フィールド絶縁膜を形成しなくて
も充分に寄生容量を小さくすることができる。さらに、
層間絶縁膜が３層以上に積層されても同様に効果が得ら
れる。
【００２６】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、回路素子としてバイポーラトランジスタを形成し、
その特性を確認してから、抵抗素子を形成することがで
きる。また、半導体基板と抵抗素子間の距離が増すため
抵抗素子の寄生容量を削減できる。また、配線プラグ上
のポリシリコン膜がサリサイド化されているため、この
接続部の抵抗値を充分に低くでき、抵抗素子の制御に制
限を課すことがない。さらに、配線プラグに抵抗素子形
成膜を直接接続することにより、従来存在していた配線
による寄生容量をさらに削減できる。新たなマスクを必
要とせず、工数を多く必要としない。
ば、回路素子としてバイポーラトランジスタを形成し、
その特性を確認してから、抵抗素子を形成することがで
きる。また、半導体基板と抵抗素子間の距離が増すため
抵抗素子の寄生容量を削減できる。また、配線プラグ上
のポリシリコン膜がサリサイド化されているため、この
接続部の抵抗値を充分に低くでき、抵抗素子の制御に制
限を課すことがない。さらに、配線プラグに抵抗素子形
成膜を直接接続することにより、従来存在していた配線
による寄生容量をさらに削減できる。新たなマスクを必
要とせず、工数を多く必要としない。
【図１】本発明の第１実施例による半導体装置の製造方
法を示すフロー図である。
法を示すフロー図である。
【図２】本発明の第２実施例による半導体装置の構造を
示す図である。
示す図である。
【図３】本発明の第３実施例による半導体装置の構造を
示す図である。
示す図である。
【図４】本発明の第４実施例による半導体装置の構造を
示す図である。
示す図である。
【図５】従来の半導体装置の製造方法を示すフロー図で
ある。
ある。
【図６】本発明第１〜４実施例の半導体装置を構成する
基本回路の回路図である。
基本回路の回路図である。
１０ ｐ型シリコン基板 １２ 埋込みｎ+層 １４ ｎーエピタキシャル成長層 １６ トレンチ素子分離絶縁膜 １８ フィールド絶縁膜 ２０ コレクタｎ+層 ２２ コレクタ引き出し電極 ２４ 抵抗素子 ２６ ベース引き出し電極 ３２ ベースｐ層 ３４ エミッタｎ+層 ３６ エミッタ引き出し層 ４０ Ｔｉサリサイド ４８ 保護膜 ４４、１４４ 配線プラグ ４６、１４６ 配線 ３０、３０ａ、５０ シリコン窒化膜 １１、２８、２８ａ、３８、３８ａ、４２、５２ シ
リコン酸化膜
リコン酸化膜
フロントページの続き Ｆターム(参考） 5F003 AZ08 AZ10 BA27 BH06 BJ20 BP06 BP31 BP41 BP93 BP97 BS04 5F082 AA40 BA05 BA10 BC01 BC18 DA07 DA09 DA10 EA04 EA07 EA15 EA17 EA24 EA27 EA29 EA32 EA45 EA50 FA12 GA04
Claims (8)
- 【請求項１】 半導体基板上に形成された回路素子と、
前記回路素子と電気的に接続された抵抗素子を有する半
導体装置において、前記抵抗素子が前記回路素子を覆う
層間絶縁膜上に形成されていることを特徴とする半導体
装置。 - 【請求項２】 前記抵抗素子の抵抗値が前記回路素子の
特性に応じて設定されることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記回路素子をバイポーラトランジスタ
とし、前記抵抗素子で前記バイポーラトランジスタのバ
イアス調整をすることを特徴とする請求項１又は２記載
の半導体装置。 - 【請求項４】 半導体基板上に回路素子を形成する工程
と、 前記回路素子を被覆する第１の絶縁膜を形成する工程
と、 前記回路素子の電極と接続するためのコンタクトホール
を前記第１の絶縁膜に形成する工程と、 前記コンタクトホール内部に配線プラグを、及び前記第
１の絶縁膜上に所定の配線パターンを高融点金属膜で形
成する工程と、前記配線パターンを被覆する第２の絶縁
膜を形成する工程と、 前記配線パターンの一部及び前記第１の絶縁膜上面の一
部を露出するように、前記第２の絶縁膜に開口部を形成
する工程と、 前記配線パターンの一部及び前記第１の絶縁膜上面の一
部を被覆し、延在する、所定の導電性不純物濃度及び膜
厚であるポリシリコン膜を形成する工程と、からなるこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上に回路素子を形成する工程
と、前記回路素子を被覆する第１の絶縁膜を形成する工
程と、 前記回路素子の電極と接続するためのコンタクトホール
を前記第１の絶縁膜に形成する工程と、 第１の高融点金属膜で前記コンタクトホール内部に配線
プラグを形成する工程と、 前記配線プラグ上面及び前記第１の絶縁膜上面を被覆す
る、所定の導電性不純物濃度及び膜厚であるポリシリコ
ン膜を形成する工程と、 前記ポリシリコン膜で所定のパターンを形成する工程
と、 前記ポリシリコン膜の一部を被覆する第２の絶縁膜を形
成する工程と、 前記ポリシリコン膜が露出した面に、第２の高融点金属
膜を形成する工程と、 熱処理により、前記ポリシリコン膜が露出した面を低抵
抗化する工程と、 前記低抵抗化した前記ポリシリコン膜の露出部分を被覆
し、前記第１の絶縁膜上に延在する所定の配線パターン
を金属膜で形成する工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項６】 前記ポリシリコン膜は、該ポリシリコン
膜の膜厚及び不純物濃度を制御して、ＣＶＤ法により形
成されることを特徴とする請求項４又は５記載の半導体
装置の製造方法。 - 【請求項７】 前記ポリシリコン膜形成前に、前記回路
素子の特性を測定する場合において、該測定の結果に基
づいて、前記ポリシリコン膜の膜厚及び不純物濃度を設
定することを特徴とする請求項６記載の半導体装置の製
造方法。 - 【請求項８】 前記回路素子をバイポーラトランジスタ
とすることを特徴とする請求項４乃至７記載のいずれか
一つの半導体装置の製造方法。
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|---|---|---|---|
| JP10260499A JP3539887B2 (ja) | 1999-04-09 | 1999-04-09 | 半導体装置及びその製造方法 |
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| US09/917,710 US6479360B2 (en) | 1999-04-09 | 2001-07-31 | Semiconductor device and manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10260499A JP3539887B2 (ja) | 1999-04-09 | 1999-04-09 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003192832A Division JP4008389B2 (ja) | 2003-07-07 | 2003-07-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP3539887B2 JP3539887B2 (ja) | 2004-07-07 |
Family
ID=14331853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10260499A Expired - Fee Related JP3539887B2 (ja) | 1999-04-09 | 1999-04-09 | 半導体装置及びその製造方法 |
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| JP (1) | JP3539887B2 (ja) |
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| US20040235258A1 (en) * | 2003-05-19 | 2004-11-25 | Wu David Donggang | Method of forming resistive structures |
| EP3324442A1 (en) * | 2016-11-21 | 2018-05-23 | Nexperia B.V. | Vertical bipolar transistor with integrated collector resistor |
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| DE4343140B4 (de) * | 1993-12-17 | 2009-12-03 | Robert Bosch Gmbh | Halbleiteranordnung zur Beeinflussung der Durchbruchsspannung von Transistoren |
| KR100234361B1 (ko) * | 1996-06-17 | 1999-12-15 | 윤종용 | 강유전체 캐패시터를 구비하는 반도체 메모리장치 및그제조방법 |
| US5883417A (en) * | 1996-06-27 | 1999-03-16 | Winbond Electronics Corporation | Poly-load resistor for SRAM cell |
| DE19734985B4 (de) * | 1997-08-13 | 2010-02-11 | Robert Bosch Gmbh | Transistorbauelement |
| US5977598A (en) * | 1997-09-23 | 1999-11-02 | Winbond Electronics Corporation | High load resistance implemented in a separate polysilicon layer with diffusion barrier therein for preventing load punch through therefrom |
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- 1999-04-09 JP JP10260499A patent/JP3539887B2/ja not_active Expired - Fee Related
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2000
- 2000-01-05 US US09/477,818 patent/US6291873B1/en not_active Expired - Fee Related
-
2001
- 2001-07-31 US US09/917,710 patent/US6479360B2/en not_active Expired - Fee Related
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