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Die
Erfindung betrifft eine Halbleiteranordnung zur Beeinflussung der
Durchbruchsspannung von Transistoren nach dem Oberbegriff des Anspruchs
1.
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Stand der Technik
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Eine
derartige Halbleiteranordnung zur Spannungsbegrenzung ist beispielsweise
aus der
DE 32 27 536
A1 bekannt. Dort liegt über
einem Raumladungsgebiet des Transistors eine durch eine Oxidschicht
getrennte metallische Deckelektrode, die auf einem durch einen Spannungsteiler
bestimmten Potential zwischen Basis und Kollektor liegt. Durch Einbringen
einer n
+-dotierten Zone, die teilweise die
Deckelektrode untergreift, kann die sich in einem schwachdotierten
n
–-Gebiet
ausbreitende Raumladungszone auf Gebiete unter der Deckelektrode begrenzt
werden, wenn zwischen Basis und Kollektor eine Sperrspannung U angelegt
wird. Die Durchbruchsspannung wird dabei im wesentlichen durch dieses
Potential und die Dicke der Oxidschicht bestimmt. Der Spannungsteiler
wird dabei durch zwei auch monolithisch integrierbare Widerstände R1 und
R2 gebildet. Die im Fall von R1 bzw. R2 gleich Null zwischen Basis
und Kollektor erreichbaren Durchbruchsspannungen werden mit U2 bzw.
U1 bezeichnet. Dabei bezeichnet U2 die Anreicherungs-, U1 die Verarmungsdurchbruchsspannung.
Wird der aus den Widerständen
R1 und R2 bestehende Spannungsteiler monolithisch integriert, liegt
ein Spannungsteilerwiderstand innerhalb des schwachdotierten n
–-Kollektorgebietes.
Damit die Durchbruchsspannung keine Abhängigkeit von der Stromdichte
aufweist, wird hier die Dicke der Oxidschicht über dem schwachdotierten n
–-Kollektorgebiet,
das zwischen der Basis und einem eingebrachten hochdotierten n
+-Gebiet liegt, geringer gewählt als
im restlichen Bereich. Hierdurch wird erreicht, daß der Verarmungsdurchbruch
nicht in den dem Spannungsteilerwiderstand benachbarten Gebieten
auftritt. Die maximal erreichbare Durchbruchsspannung U ist U1 +
U2, wenn R1:R2 = U1:U2 erfüllt
ist. Da die in Planarprozessen üblicherweise
verwendeten thermischen Oxide nicht beliebig dick gemacht werden
können,
ist die mit einer solchen Anordnung maximal erzielbare Durchbruchsspannung
begrenzt.
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Aus
der
DE 40 39 662 A1 ist
bekannt, eine Anhebung der Durchbruchsspannung U mittels einer Aufteilung der
Deckelektrode in zwei Metallbereiche zu erreichen. Hierbei wird
die das hochohmige schwachdotierte n
–-Kollektorgebiet
völlig überdeckende
Deckelektrode durch eine Metallschicht ersetzt, die das Kollektorgebiet
nicht mehr vollständig überdeckt.
Diese Metallschicht überdeckt
nur noch den Übergang
zwischen dem schwachdotierten n
–-Kollektorgebiet
und einem hochdotierten n
+-Kollektorgebiet
und wird an den bereits erwähnten
Spannungsteiler zwischen Basis und Kollektor angeschlossen. Ein
pn-Übergang
zwischen dem hochohmigen schwachdotierten n
–-Kollektorgebiet
und dem Basisgebiet wird mit einer zweiten Metallplatte überdeckt,
die sich auf Basis bzw. Emitterpotential befindet. Hierdurch wird
erreicht, daß kein
Anreicherungsdurchbruch auftritt. Beim Anlegen einer Sperrspannung
zwischen Basis und Kollektor ist die für den Fall R2 = 0 zwischen
Basis und Kollektor erreichbare Durchbruchsspannung U1. U1 ist damit
mit der Verarmungsdurchbruchsspannung der aus der
DE-OS 32 27 536 bekannten
Deckelektrode identisch. Die Durchbruchsspannung zwischen Basis
und Kollektor ist hierbei die von dem durch die Widerstände R1 und
R2 gebildeten Spannungsteiler hochtransformierte Verarmungsdurchbruchsspannung
U1. Hieraus ergibt sich die Beziehung U = U1 × (1 + R2/R1). Die maximal
erreichbare Durchbruchsspannung U zwischen Basis und Kollektor ist
nun nicht mehr durch die Anreicherungsdurchbruchspannung U2 beeinflußt. Die
Obergrenze der Durchbruchsspannung ist nur noch von der Sperrfähigkeit
des pn-Überganges
zwischen der Basis und dem schwachdotierten n
–-Kollektorgebiet
begrenzt.
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Bei
allen bekannten Deckelektrodenanordnungen wirkt sich nachteilig
aus, daß zwischen
einem hochdotierten n+-Kollektorgebiet,
das nicht von der Oxidschicht überdeckt
ist, im Bereich des Sägegrabens
und der benachbarten Deckelektrode ein Potentialunterschied von
ca. 150–250
Volt besteht. Wird diese Halbleiteranordnung im Randbereich, beispielsweise
bei der Montage oder im Betrieb, beschädigt oder mit Ionen kontaminiert,
können
Kurzschlüsse
oder Leckströme
zwischen der Deckelektrode und dem n+-Gebiet
im Sägegrabengebiet
auftreten. Dies führt
zu Funktionsausfällen
des Halbleiterbauelements. Außerdem
können
bei unpassivierten Bauelementen Funkenüberschläge zwischen der Deckelektrode
und dem n+-Gebiet im Sägegrabengebiet auftreten, die
zu einer Schwächung
der Oxidschicht und damit zu einem Ausfall führen können.
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Vorteile der Erfindung
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Die
erfindungsgemäße Halbleiteranordnung
mit den im Hauptanspruch 1 genannten Merkmalen hat demgegenüber den
Vorteil, daß ein
Potentialunterschied zwischen einem Randbereich der Halbleiteranordnung
und der Deckelektrode vermieden wird und so eine erhöhte Robustheit
der Halbleiteranordnung gegenüber
Chipbrüchen
und Kontamination der Oberfläche
erreicht wird. Darüber
hinaus ist eine neuartige, platzsparende Integration eines hochsperrenden Spannungsteilerwiderstand
möglich.
Dadurch, daß die
Deckelektrode aus zwei voneinander getrennten Elektrodenplatten
gebildet wird, wobei eine erste Elektrodenplatte einen Übergang
zwischen einem hochdotierten n+-Kollektorgebiet
und einem schwachdotierten n–-Kollektorgebiet und
eine zweite Elektrodenplatte einen Übergang zwischen dem schwachdotierten
n–-Kollektorgebiet
und einem p-Basisgebiet überdeckt,
wird sehr vorteilhaft erreicht, daß beim Anlegen einer Sperrspannung
zwischen Basis und Kollektor die Durchbruchsspannung der von dem
durch die Widerstände
gebildeten Spannungsteiler hochtransformierten Verarmungsspannung
entspricht und gleichzeitig zwischen der zweiten Elektrodenplatte
und dem hochdotierten n+-Kollektorgebiet (Sägegrabengebiet) kein Potentialunterschied
besteht. Ein Auftreten von Kurzschlüssen oder Leckströmen zwischen
der Elektrode und diesem Gebiet kann somit verhindert werden.
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Weitere
vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den übrigen in
den Unteransprüchen
genannten Merkmalen.
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Zeichnung
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Die
Erfindung wird nachfolgend in Ausführungsbeispielen anhand der
zugehörigen
Zeichnungen näher
erläutert.
Es zeigen:
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1 eine
Halbleiteranordnung zur internen Spannungsbegrenzung im Teilschnitt;
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2 eine
Halbleiteranordnung zur internen Spannungsbegrenzung mit einem integrierten
Spannungsteiler im Teilschnitt und
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3 eine
Draufsicht auf eine Halbleiteranordnung mit integriertem Spannungsteiler.
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Beschreibung der Ausführungsbeispiele
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1 zeigt
eine in Planartechnik ausgeführte
Halbleiteranordnung 10. Die Halbleiteranordnung 10 besteht
aus einem Siliziumchip 12, der einen schwachdotierten n–-Bereich 14 und
einen hochdotierten n+-Bereich 16 aufweist.
Der n+-Bereich 16 ist mit einer
Metallschicht 18 kontaktiert, die mit einer Kollektoranschlußklemme K
versehen ist. In den n–-Bereich 14 ist
in bekannter Weise ein p-Bereich 20 und
ein hochdotierter n+-Bereich 22 eindiffundiert.
Der p-Bereich 20 ist mit einer Elektrode 24 kontaktiert,
die eine Basisanschlußklemme
A aufweist. Aus Gründen
der Übersichtlichkeit
ist die bei einem bipolaren Transistor in die Basiszone eingebrachte hochdotierte
n+-Emitterzone nicht eingezeichnet. Der
n+-Bereich 22 kann gleichzeitig
mit dieser Emitterdotierung eindiffundiert werden. Auf dem Siliziumchip 12,
ist eine Oxidschicht 26 aufgebracht, die den p-Bereich 20, den
zur Oberfläche
des Siliziumchips 12 durchreichenden n–-Bereich 14 und
den n+-Bereich 22 übergreift.
Auf der Oxidschicht 26 ist eine erste Elektrodenplatte 28 angeordnet,
die einen Übergang 30 zwischen
dem n+-Bereich 22 und dem n–-Bereich 14,
den zur Oberfläche
des Chips 12 reichenden n–-Bereich 14 sowie
einen Übergang 32 zwischen
dem n–-Bereich 14 und
dem p-Bereich 20 übergreift.
Eine zweite Elektrodenplatte 34 ist zum Teil oberhalb der
Oxidschicht 26 angeordnet und zum Teil mit dem n+-Bereich 22 kontaktiert. Die Elektrodenplatten 28 und 34 sind
in einem Abstand d voneinander angeordnet. Die Elektrodenplatte 28 wird
durch die Oxidschicht 26 von den darunterliegenden Bereichen 20, 14 und 22 des
Siliziumchips 12 galvanisch getrennt. Zwischen der Basisanschlußklemme
A und der Kollektoranschlußklemme
K ist ein Spannungsteiler 36 mit den Widerständen R1
und R2 geschaltet, dessen Spannungsteileranschluß 38 mit der Elektrodenplatte 28 verbunden
ist. Über
eine Spannungsquelle 40 ist eine Sperrspannung U anlegbar.
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Die
in 1 gezeigte Halbleiteranordnung 10 übt folgende
Funktion aus:
Wird an die Spannungsquelle 40 zwischen
der Basisanschlußklemme
A und der Kollektoranschlußklemme
K eine Sperrspannung U angelegt, begrenzt der hochdotierte n+-Bereich 22 die sich im n–-Bereich 14 ausbreitende
Raumladungszone auf Gebiete unterhalb der Elektrodenplatte 28.
Die zwischen der Basisanschlußklemme A
und der Kollektoranschlußklemme
K erreichbaren Durchbruchspannungen sind im Fall von R1 bzw. R2
= 0 die Durchbruchsspannung U2 bzw. U1. U2 ist dabei die Anreicherungsdurchbruchspannung
und U1 die Verarmungsdurchbruchsspannung der Halb leiteranordnung 10.
Die Durchbruchsspannung zwischen dem Basisanschluß A und
Kollektoranschluß K
ist dabei die von dem durch die Widerstände R1 und R2 gebildeten Spannungsteiler 36 hochtransformierte
Verarmungsspannung U1. Daraus ergibt sich die Beziehung für die Durchbruchsspannung
U: U = U1 × (1
+ R2/R1).
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Dadurch,
daß die
Elektrodenplatten 28 und 34 getrennt voneinander
angeordnet sind, besitzt der n+-Bereich 22 dasselbe
Potential wie die Elektrodenplatte 34. Somit kann zwischen
dem Rand des Siliziumchips 12 und der Elektrodenplatte 34 kein
Potentialunterschied auftreten, der zu Kurzschlüssen oder Leckströmen zwischen
der aus den Elektrodenplatten 28 und 34 bestehenden
Elektrodenanordnung und dem n+-Bereich 22 führen kann.
Damit wird die Funktionssicherheit der gezeigten Halbleiteranordnung 10 wesentlich
erhöht.
Der Abstand d zwischen den Elektrodenplatte 28 und 34 muß dabei
so gewählt
sein, daß zwischen
diesen kein elektrischer Funkenüberschlag
auftreten kann. Als zusätzliche
Maßnahme
kann die gesamte Oberfläche
der Halbleiteranordnung 10 mit einer in 10 nicht
gezeigten Passivierungsschicht überdeckt
werden.
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In
der 2 ist eine weitere Halbleiteranordnung 40 gezeigt,
die einen monolithisch integrierten Spannungsteiler aufweist. Gleiche
Teile wie in 1 sind mit gleichen Bezugszeichen
versehen und hier nicht nochmals erläutert.
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Hier
liegt ein Spannungsteilerwiderstand 42 als niedrigdotiertes
p–-Gebiet
unterhalb der Oxidschicht 26. Der Spannungsteilerwiderstand 42 ist
hierbei eingebettet in dem n–-Gebiet 14 und
liegt zwischen einem n+-Gebiet 44 und
einem n+-Gebiet 46. Damit die Durchbruchsspannung
U keine Abhänggkeit
von der Stromdichte aufweist, muß die Oxidschicht 26 über dem
n–-Bereich 14 im
Bereich zwischen dem p-Bereich 20 und dem n+-Bereich 44 eine
geringere Dicke aufweisen als in den übrigen Bereichen. Hierdurch
wird erreicht, daß der
Verarmungsdurchbruch nicht in den dem Spannungsteilerwiderstand 42 benachbarten
n–-Bereich 14 auftritt.
Die Verringerung der Oxidschicht 26 in dem genannten Bereich
ist aus Gründen
der Übersichtlichkeit
in 2 nicht gezeigt. Die Elektrodenplatte 28 überdeckt
hier den Übergang 32,
den n+-Bereich 44 und den Spannungsteilerwiderstand 42 sowie
die dazwischenliegenden Gebiete des n–-Bereiches 14 und
endet einerseits über
dem p-Bereich 20 und andererseits über dem n–-Bereich 14 zwischen
dem Spannungsteilerwiderstand 42 und dem n+-Bereich 46.
Die Elektrodenplatte 28 überlappt dabei den Spannungsteilerwiderstand 42 um
eine Weite d1. Der Spannungsteilerwiderstand 42 und der
n+-Bereich 46 sind voneinander
durch eine Weite w getrennt. Die Elektrodenplatte 34 ist
zum Teil auf der Oxidschicht 26 angeordnet und zum anderen
Teil mit dem n+-Bereich 46 kontaktiert.
Da die Elektrodenplatte 34 hier wiederum das gleiche Potential
wie der n+-Bereich 46 aufweist, tritt
zwischen dem Rand des Siliziumchips 12 und der Elektrodenplatte 34 kein Potentialunterschied
mit den bereits erwähnten
Nachteilen auf. Die Weiten d1 und w müssen dabei so gewählt werden, daß bei einem
gegebenen Dotierungsverlauf der n–-Bereiche 14 des
Spannungsteilerwiderstandes 42 und des n+-Bereiches 46 und
bei einer bestimmten Dicke der Oxidschicht 26 die Sperrspannung
des Spannungsteilerwiderstandes 42 gegenüber der
Katodenanschlußklemme
K größer ist
als die Durchbruchsspannung U. Der Abstand d zwischen den Elektrodenplatten 28 und 34 ist
wiederum so gewählt,
daß kein
Funkenüberschlag auftreten
kann.
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In
der 3 ist eine Draufsicht auf die in 2 gezeigte
Halbleiteranordnung 40 gezeigt, die eine interne Spannungsbegrenzung
mit intergiertem Spannungsteiler an einem planaren NPN-Darlingtontransistor aufweist.
Gleiche Teile wie in 2 sind wiederum mit gleichen
Bezugszeichen versehen und hier nicht nochmals erläutert.
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Der
Spannungsteilerwiderstand 42 bildet eine von der Hauptoberfläche eindiffundierte
langgestreckte p-leitende Zone. Die Oberflächenkonzentration des p-Widerstandes
beträgt
ca. 1,5 × 1017 cm–3. Seine Eindringtiefe
in den hochohmigen, 60 Ohm cm n–-Bereich 14 ca.
31 μm (dies
entspricht einer charakteristischen Länge σ (σ = 2√Dt)
gleich 11 μm).
Er ist durch die Weite w gleich 125 μm von dem n+-Bereich 46 getrennt.
Für den
n+-Bereich 46 wird eine Oberflächenkonzentration
von 1020 cm–3 bei einer
charakteristischen Länge
von σ gleich
3,6 μm gewählt. Die
Dicke der Oxidschicht 26 beträgt 2 μm. Am Ende des Fertigungsprozesses
betragen die in 2 eingetragenen Weiten d und
d1 50 bzw. 40 μm.
Zwischen dem Spannungsteilerwiderstand 42 und einem Basisgebiet 48 der
Endstufe befindet sich das hochdotierte n+-Gebiet 44.
Darüber
befindet sich die durch die Oxidschicht 26 galvanisch getrennte
Elektrodenplatte 28. Diese ist über ein Kontaktloch 50 am
Spannungsteilerwiderstand 42 angeschlossen. Am kollektorseitigen
Ende des Spannungsteilers ist der Spannungsteilerwiderstand 42 über die äußere Elektrodenplatte 34 mit
dem n+-Gebiet 44 verbunden. Eine
Treiberbasis ist hier mit 52 bezeichnet. Die mit 54 und 56 bezeichneten
Bereiche stellen die Emittergebiete des Treibers bzw. der Endstufe
dar. Über
Kontaktfenster 58 und 60 sind die Basisbereiche
an eine Basismetallisierung 62 und 64 angeschlossen.
Mit 66 und 68 sind die Emitterkontaktfenster bezeichnet,
während
die Emittermetallisierung der Endstufe mit 70 gekennzeichnet
ist. Aus Gründen
der Übersichtlichkeit
sind Ableitwiderstände,
unterschiedliche Oxiddicken, Inversdioden, Maßnahmen zur Temperaturkompensation,
Lateraltransistoren usw. in der 3 nicht
eingezeichnet.
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Bei
der in den
2 und
3 gezeigten
Anordnung ist die Sperrfähigkeit
des Spannungsteilerwiderstands
42 deutlich höher als
die nach der weiter oben genannten Gleichung eingestellte Durchbruchsspannung
U. Die nachfolgende Tabelle zeigt Ergeb nisse einer zweidimensionalen
Devicesimulation für
unterschiedliche Oberflächenladungsdichten,
die die erreichbaren Ergebnisse verdeutlichen.
| Oberflächenladungsdichte
(cm–2) | Verarmungsdurchbruchsspannung
(Volt) | Durchbruchsspannung
des Spannungsteilerwiderstandes (Volt) |
| 0 | 187 | 884 |
| +2 × 1011 | 205 | 8691 |
| –2 × 1011 | 168 | 9452 |
- 1. Zusätzlich Fehljustierung der Metallbereiche
um 10 μm
Richtung Basisgebiet 20.
- 2. Zusätzlich
Fehljustierung der Metallbereiche um 10 μm in Richtung Sägegraben 46.
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Die
Erfindung beschränkt
sich nicht auf die in den 1 bis 3 gezeigten
Ausführungsbeispiele, sondern
es ist beispielsweise auch eine umgekehrte Dotierungsfolge möglich, bei
der das n–-Gebiet 14 p-dotiert
ist, daß das
p-Gebiet 20 n-dotiert ist. Die gezeigte Halbleiteranordnung
zur Beeinflussung einer Durchbruchsspannung ist neben Transistoren,
insbesondere für
Darlingtontransistoren, auch für
Dioden geeignet.