JP5732763B2

JP5732763B2 - Ｅｓｄ保護素子を備える半導体装置およびｅｓｄ保護素子を備える半導体装置の製造方法

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Publication number: JP5732763B2
Application number: JP2010162903A
Authority: JP
Inventors: 小岩　進雄; 進雄小岩
Original assignee: Dai Nippon Printing Co Ltd
Current assignee: Dai Nippon Printing Co Ltd
Priority date: 2010-07-20
Filing date: 2010-07-20
Publication date: 2015-06-10
Anticipated expiration: 2030-07-20
Also published as: JP2012028386A

Description

本発明は、ＥＳＤ（ＥＬＥＣＴＲＯＳＴＡＴＩＣＤＩＳＣＨＡＲＧＥ）保護素子を備える半導体装置に関する。特に、ＥＳＤ保護素子を備える半導体加速度センサ装置などに関する。

半導体装置の基板に配置されている内部回路は、静電気やサージ電流によるダメージを受けやすい。例えば、ピエゾ抵抗を用いた加速度センサ装置においては、内部回路としてピエゾ抵抗を用いてホイートストンブリッジ回路が形成される。このような加速度センサ装置の内部回路の構成は簡単であるかもしれないが、静電気やサージ電流によってピエゾ抵抗がダメージを受ける場合がある。したがって、パッケージングなどにおいては取り扱いには注意を要する。

そこで、静電気やサージ電流によるダメージを受けにくくするために、半導体装置にＥＳＤ保護素子が備えられる場合が多い。例えば、ピエゾ抵抗を用いた加速度センサ装置に、ＥＳＤ保護素子としてツェナーダイオードを形成する技術が知られている（例えば、特許文献１参照。）。

特開２００８−１３４１８５号公報

しかしながら、特許文献１に開示された技術によれば、ツェナーダイオードを半導体装置の基板に形成する必要があり、基板の面積が使用されるために、基板に他の素子や配線を配置することが困難となったり、センサの小型化が困難となったりする場合がある。また、特許文献１に開示された技術によれば、ＥＳＤ保護素子を半導体装置に配置するための工程が増加することとなり、製造コストが増加するという課題がある。

本発明の一実施形態として、Ｐ型またはＮ型の基板と、前記基板に配置されている回路と、前記回路の入力用または出力用の第１の電極パッドおよび第２の電極パッドと、前記基板内の前記基板と異なる導電型の不純物拡散領域と、前記第１の電極パッドを、前記不純物拡散領域に接続する第１の配線と、前記第２の電極パッドを、前記不純物拡散領域を除く前記基板の領域に接続する第２の配線と、少なくとも前記不純物拡散領域の縁の上に配置された第３の配線と、前記第３の配線に印加される電圧を、前記回路に印加される電圧に対して所定の割合とするクランプ回路と、を備える半導体装置を提供する。

本発明の一実施形態として、Ｐ型またはＮ型の基板と、前記基板に配置されている回路と、前記回路の入力または出力用の第１の電極パッドおよび第２の電極パッドと、前記基板内の前記基板と異なる導電型の第１の不純物拡散領域と、前記第１の不純物拡散領域内の不純物拡散領域であって、前記第１の不純物拡散領域よりも高濃度の前記基板と異なる導電型の第２の不純物拡散領域と、前記第１の不純物拡散領域内の前記第２の不純物拡散領域と分離された不純物拡散領域であって、前記第１の不純物拡散領域よりも高濃度の前記基板と同じ導電型の第３の不純物拡散領域と、前記第１の電極パッドを前記第２の不純物拡散領域に接続する第１の配線と、前記第２の電極パッドを前記第３の不純物拡散領域
に接続する第２の配線と、少なくとも前記第２の不純物領域の縁の上に配置された第３の配線と、前記第３の配線に印加される電圧を、前記回路に印加される電圧に対して所定の割合とするクランプ回路と、を備える半導体装置を提供する。

本発明の一実施形態として、Ｐ型またはＮ型の基板に、前記基板と異なる導電型の第１の不純物拡散領域および第２の不純物拡散領域を形成し、入力用または出力用の第１の電極パッドおよび第２の電極パッドに接続される回路を、前記第１の不純物拡散領域をピエゾ抵抗として用いて形成し、前記第２の不純物拡散領域に第１の配線を接続して前記第１の電極パッドと接続し、前記第２の不純物拡散領域を除く前記基板領域に第２の配線を前記第２の電極パッドと接続し、少なくとも前記第２の不純物拡散領域の縁の上に第３の配線を配置し、前記第３の配線に印加される電圧を、前記回路に印加される電圧に対して所定の割合とするクランプ回路を形成することを含む半導体装置の製造方法を提供する。

本発明の一実施形態として、Ｐ型またはＮ型の基板に、前記基板と異なる導電型の第１の不純物拡散領域を形成し、前記第１の不純物拡散領域よりも高濃度の、前記基板と異なる導電型の第２の不純物拡散領域と第３の不純物拡散領域とを前記第１の不純物拡散領域内と外とに形成し、前記第１の不純物拡散領域よりも高濃度の、前記基板と同じ導電型の第４の不純物拡散領域を、前記第１の領域内に前記第２の領域と分離して形成し、入出力用の第１の電極パッドおよび第２の電極パッドに接続される回路を、前記第３の不純物拡散領域をピエゾ抵抗として用いて形成し、前記第２の不純物拡散領域に第１の配線を接続して前記第１の電極パッドと接続し、前記第４の不純物拡散領域に第２の配線を接続して前記第２の電極パッドと接続し、少なくとも前記第２の不純物拡散領域の縁の上に第３の配線を配置し、前記第３の配線に印加される電圧を、前記回路に印加される電圧に対して所定の割合とするクランプ回路を形成することを含む半導体装置の製造方法を提供する。

本願発明においては、半導体装置の製造において、ＥＳＤ保護素子を形成する工程において、他の素子を形成することが可能となり、製造コストの増加を防止することができる。特に、ピエゾ抵抗を用いた加速度センサ装置に本願発明を適用すると、ＥＳＤ保護素子を形成する工程において、ピエゾ抵抗も形成することが可能となる。このため、ＥＳＤ保護素子を形成することによる工程数の増加を防ぐことができる。

半導体装置の一例としての加速度センサの全体斜視図半導体装置の一例としての加速度センサの平面図及び断面図半導体装置の一例としての加速度センサの上面に形成される電極パッドと配線との一例図ピエゾ抵抗素子、コンタクトおよび配線、また、アノード極、コンタクトおよび配線の断面図および等価回路図半導体装置の等価回路の一例図ピエゾ抵抗素子とアノード極との製造工程を示す図実施形態２に係るダイオードの断面図と上面図実施形態２に係るダイオードの電圧−電流特性図実施形態３に係るダイオードの断面図実施形態３に係るダイオードの電圧−電流特性図実施形態３に係るダイオードを用いて形成される回路の等価回路図

以下、本発明を実施するための形態を、いくつかの実施形態として説明する。なお本発明は、以下に説明する実施形態に限定されることなく、その要旨を逸脱しない範囲において種々の態様にて実施することが可能である。例えば、以下の説明において、ピエゾ抵抗を用いる加速度センサを例として主に説明を行なうが、本発明はピエゾ抵抗を用いる加速度センサに限定されることはなく、また、加速度センサに限定されることもなく、一般の半導体回路が配置された半導体装置に適用可能である。

（実施形態１）
（半導体装置の一例としての加速度センサの構成）
図１は、半導体装置の一例としての加速度センサの全体斜視図である。図１に示されるように、加速度センサ１０は、略直方体である。加速度センサ１０は、半導体基板からなるセンサ本体２０と、ガラスなどからなる支持基板３０により構成されている。図１では加速度センサの面内に直交する２軸（Ｘ軸とＹ軸）を設定し、この２軸に垂直な方向をＺ軸と定めている。センサ本体２０は、半導体基板の一例としてのＳＯＩ基板１１０を用いて構成されている。センサ本体２０は、半導体膜１２０、シリコン酸化膜１３０、シリコン基板１４０が順に積層して構成されている。半導体膜１２０としては、Ｐ型またはＮ型のシリコン膜を用いることができる。半導体膜１２０に半導体装置の内部回路（単に「回路」という場合がある）が形成される。また、半導体基板がＰ型であるかＮ型であるかは、回路が形成される半導体膜１２０がＰ型であるかＮ型であるかで決定される。

加速度センサの場合には、開口を有するフレーム（フレーム部１２１およびフレーム部１４１）内に重錘体（錘部１４２）が配置され、この重錘体をフレームに対して可撓性を有する梁（可撓部１２３）によって支持して構成されている。支持基板３０はセンサ本体２０を支持する台座としての機能と、重錘体の下方（Ｚ軸負方向）への過剰な変位を規制するストッパ基板としての機能を併せもっている。センサ本体２０をパッケージ基板などへ直接実装する場合には、支持基板３０は必要ではないことがある。

図２は、図１に全体斜視図を示した加速度センサの平面図及び断面図である。図２（Ａ）は加速度センサ本体の上面図であり、４本の可撓部１２３上には３軸（ＸＹＺ）方向の加速度を検出するためのピエゾ抵抗Ｒｘ〜ＲｚおよびＥＳＤ保護素子となるダイオードのアノード極Ｄ１〜Ｄ９が形成されている。ピエゾ抵抗Ｒｘ〜Ｒｚにより、内部回路を形成することができる。半導体装置の内部回路に、図２に示すようにピエゾ抵抗Ｒｘ〜Ｒｚが用いられる場合には、ピエゾ抵抗Ｒｘ〜Ｒｚとアノード極Ｄ１〜Ｄ９とは、同じ不純物を半導体膜１２０に拡散することにより形成することができる。半導体膜がＮ型シリコンであれば、拡散する不純物は導電型がＰ型のものを用いる。また、半導体膜の導電型がＰ型シリコンであれば、拡散する不純物は導電型がＮ型のものを用いる。

なお、「アノード極」と書いたが、これは、本実施形態では、半導体膜１２０の材料の導電型がＮ型シリコンであり、不純物としてボロンなどの導電型がＰ型の不純物を用いた場合を主に想定しているからである。半導体膜１２０の材料の導電型がＰ型シリコンであり、不純物としてリンなどの導電型がＮ型の不純物が用いられる場合には、「カソード極」と呼ぶのが適切である。

図２において、ピエゾ抵抗Ｒｘ〜Ｒｚは、可撓部１２３がフレーム部１２１および錘接合部１２２と接続する領域に配置されている。図面ではＸ軸に沿った方向に配置した１対の可撓部に、Ｘ方向およびＺ方向の加速度を検出するためにピエゾ抵抗Ｒｘ１〜Ｒｘ４およびＲｚ１〜Ｒｚ４が配置される。一方、Ｙ軸に沿った方向に配置した１対の可撓部にＹ方向の加速度を検出するためのピエゾ抵抗Ｒｙ１〜Ｒｙ４が配置されている。なお、Ｙ軸に沿った方向に配置した１対の可撓部にピエゾ抵抗Ｒｚ１〜Ｒｚ４を配置してもよい。

図２において、アノード極Ｄ１〜Ｄ９は、フレーム部１２１に配置されている。これは、ピエゾ抵抗素子の抵抗値の変化を検出するための電極パッドがフレーム部１２１に配置されるので、アノード極を用いるＥＳＤ保護素子を電極パッドの近くに配置し、ＥＳＤ保護素子をより効果的に機能させるためである。ＥＳＤ保護素子をより効果的に機能させるためであれば、アノード極の配置は任意の位置でもよい。このためには、電極パッドをＥＳＤ保護素子に接続する配線は、電極パッドを内部回路に接続する配線の長さよりも短くなるのが好ましい。なお、図２において、アノード極はＤ１〜Ｄ９として９つが設置されているが、必要に応じて任意の個数設置することが可能である。例えば、ピエゾ抵抗Ｒｘ１〜Ｒｘ４のみを用いてＸ軸方向の加速度のみを検出するのであれば、アノード極は３つあれば足りるので、アノード極を最低３つ設置すればよい。

なお、図２（Ｂ）はセンサ本体のＸ−Ｘ断面に沿う断面図であり、錘部１４２の下面はフレーム部１４１の下端から離れており、ガラス基板との間にギャップが形成される。これにより、ガラス基板３との間にギャップによりＺ軸の方向に一定量の変位が可能なように設定されている。図２（Ｃ）はセンサ本体のＹ−Ｙ断面に沿う断面図であり、可撓部１２３は可撓性をもった自立薄膜である。

図３は、図２（Ａ）に示す加速度センサ本体の上面の半導体膜上に形成される配線および電極パッドの配置を示す。ピエゾ抵抗素子およびアノード極が形成された半導体膜１２０上に、絶縁膜が形成される。また、絶縁膜には、各ピエゾ抵抗素子、各アノード極および半導体膜１２０へのコンタクトが形成される。半導体膜１２０へのコンタクトを基板へのコンタクトという場合がある。絶縁膜上には、電極パッドとしてＶｘ、Ｇｘ、Ｘ１、Ｘ２、Ｖｙ、Ｇｙ、Ｙ１、Ｙ２、Ｖｚ、Ｇｚ、Ｚ１、Ｚ２が形成される。これらの電極パッドは、Ｘ軸、Ｙ軸およびＺ軸方向の加速度を検出するための内部回路の入力用または出力用の電極パッドである。これらの電極パッドと各ピエゾ抵抗、各アノード極および半導体膜１２０へのコンタクトとを接続する配線が半導体膜１２０上に、絶縁膜を介して形成される。

図３に示されるように、電極パッドＸ１は、アノード極Ｄ１と、ピエゾ抵抗Ｒｘ１の一端と、ピエゾ抵抗Ｒｘ３の一端と、配線およびコンタクトによって接続される。電極パッドＸ２は、アノード極Ｄ３と、ピエゾ抵抗Ｒｘ２の一端と、ピエゾ抵抗Ｒｘ４の一端と、配線およびコンタクトによって接続される。電極パッドＶｘは、半導体膜１２０と、ピエゾ抵抗Ｒｘ１の他端と、ピエゾ抵抗Ｒｘ２の一端と、配線およびコンタクトによって接続される。特に、Ｖｘは、半導体膜１２０に達するコンタクトおよび配線３１１により半導体膜１２０に接続される。電極パッドＧｘは、アノード極Ｄ２と、ピエゾ抵抗Ｒｘ３の他端と、ピエゾ抵抗Ｒｘ４の他端と、配線およびコンタクトによって接続される。

図３においては、電極パッドＶｘは半導体膜１２０と１つのコンタクトと配線３１１とによって接続されているが、２つまたは３つ以上の任意の数の配線と半導体膜１２０へのコンタクトによって接続されていてもよい。この点は、電極パッドＶｙ、Ｖｚについても指摘することができる。

電極パッドＹ１は、アノード極Ｄ４と、ピエゾ抵抗Ｒｙ１の一端と、ピエゾ抵抗Ｒｙ４の一端と、配線およびコンタクトによって接続される。電極パッドＶｙは、半導体膜１２０と、ピエゾ抵抗Ｒｙ１の他端と、ピエゾ抵抗Ｒｙ２の一端と、配線およびコンタクトによって接続される。

電極パッドＧｙは、アノード極Ｄ５と、ピエゾ抵抗Ｒｙ３の一端と、ピエゾ抵抗Ｒｙ４の一端と、配線およびコンタクトによって接続される。電極パッドＹ２は、アノード極Ｄ６と、ピエゾ抵抗Ｒｙ２の他端と、ピエゾ抵抗Ｒｙ３の他端と、配線およびコンタクトによって接続される。

電極パッドＺ１は、アノード極Ｄ７と、ピエゾ抵抗Ｒｚ１の一端と、ピエゾ抵抗Ｒｚ４の一端と、配線およびコンタクトによって接続される。電極パッドＺ２は、アノード極Ｄ９と、ピエゾ抵抗Ｒｚ２の一端と、ピエゾ抵抗Ｒｚ３の一端と、配線およびコンタクトによって接続される。電極パッドＶｚは、半導体膜１２０と、ピエゾ抵抗Ｒｚ１の他端と、ピエゾ抵抗Ｒｚ２の一端と、配線およびコンタクトによって接続される。特に、Ｖｚは、半導体膜１２０とに達するコンタクトおよび配線３１３により半導体膜１２０に接続される。電極パッドＧｚは、アノード極Ｄ８と、ピエゾ抵抗Ｒｚ３の他端と、ピエゾ抵抗Ｒｚ４の他端と、配線およびコンタクトによって接続される。

このように、本実施形態においては、電極パッドＶｘ、Ｖｙ、Ｖｚを半導体膜１２０に接続することにより、カソード極を共有させ、アノード極Ｄ１〜９により形成されるダイオードの配置の効率化を達成することができる。

図４は、半導体膜１２０に形成されたピエゾ抵抗素子、コンタクトおよび配線、また、アノード極、コンタクトおよび配線の断面図を示す。

図４（Ａ）には、（Ａ−１）として、ピエゾ抵抗素子、コンタクトおよび配線の断面図を示し、（Ａ−２）としてピエゾ抵抗、コンタクトおよび配線の上面図を示す。半導体膜１２０上に形成される絶縁膜の図示は省略している。図４（Ａ）に示すように、半導体膜４０１に不純物が拡散された領域４０２が存在する。領域４０２がピエゾ抵抗素子を形成する。領域４０２への不純物の拡散は、例えば、イオン打ち込みの後に熱拡散をする方法や不純物を曝して熱拡散をする方法などを用いることができる。

半導体膜１２０の導電型がＮ型であれば、導電型がＰ型の不純物を半導体膜１２０に拡散することで、空乏領域４０３が形成される。同様に、半導体膜１２０の導電型がＰ型であれば、導電型がＮ型の不純物を半導体膜１２０に拡散することで、空乏領域４０３が形成される。

なお、領域４０２と、次に述べるコンタクト４０４、４０５とが接触する領域における接触抵抗を小さくするために、領域４０２に不純物を拡散した後、コンタクト４０４、４０５が接触することになる領域４０２−１、４０２−２にさらに高濃度に不純物を拡散してもよい。

領域４０２の端部またはその近傍にはコンタクト４０４、４０５が形成され、配線４０６、４０７がコンタクト４０４、４０５と接続され、領域４０２が形成するピエゾ抵抗素子の抵抗値を読み取ることができるようになっている。図４（Ｂ）は、図４（Ａ）に示す構造の等価回路図を例示する。

図４（Ｃ）には、（Ｃ−１）として、アノード極、コンタクトおよび配線の断面図を示し、（Ｃ−２）として、アノード極、コンタクトおよび配線の上面図を示す、図４（Ａ）と同じく、半導体膜１２０上に形成される絶縁膜の図示は省略している。図４（Ｃ）に示すように、半導体膜４０１に不純物が拡散された領域４０８が存在する。半導体膜４０１がＮ型シリコンの膜である場合には、領域４０８がアノード極を形成する。領域４０８へ拡散される不純物、不純物の拡散法は、領域４０２へ拡散される不純物、不純物の拡散法と同じにすることができる。すなわち、領域４０８は、領域４０２と同時に形成することができる。また、後述するコンタクト４０８に充填される導電性材料との接触抵抗を小さくするために、領域４０８−２にさらに高濃度に不純物を拡散してもよい。領域４０８−２への不純物の拡散は、領域４０２−１、４０２−２への不純物の拡散と同時に行なうことができる。

図４（Ａ）と同じく、空乏領域４０９が、半導体膜４０１の領域４０８の周囲に形成される。領域４０８には、コンタクト４１１が形成され、配線４１４がコンタクト４１１と接続される。また、カソード極として、半導体膜４０１を用いることができる。そこで、コンタクト４１２が半導体膜４０１と接続するように形成され、コンタクト４１２が配線４１５と接続される。コンタクト４１２は、図４（Ｃ−２）に示すように、空乏領域４０９の外部に形成し、半導体膜４０１の空乏領域４０９外に接続することもできる。

図４（Ｄ）は、図４（Ｃ）に示す構造の等価回路図を例示する。図４（Ｄ）に示すように、領域４０８がダイオードのアノード極となり、半導体膜４０１のコンタクト４１１の周囲がカソード極となる。

なお、符号４１３は、領域４０８の縁の上に配置される導電性物質（例えば、配線４１４、４１５と同一の物質）である。後述するように、領域４０８の縁の上に導電性物質４１３を配置することにより、導電性物質４１３の下方に形成される空乏領域の形状を制御することができる。すなわち、図４（Ｃ）の（Ｃ−１）に示されるように、導電性物質４１３の下方に形成される空乏領域の幅を、他の部分よりも小さくすることができる。これにより、降伏電圧をピエゾ抵抗素子に電流が流れ始める電圧よりも小さくすることができ、ピエゾ抵抗素子を静電気やサージ電流などから保護できる。なお、降伏電圧とは、アノードの電位よりもカソードの電位を高くする電圧がダイオードに印加した場合における、ダイオードに電流が流れ始める電圧をいう。

なお、符号４１３の材料を、配線４１４、４１５と同じにすれば、符号４１３は、配線４１４、４１５と同時に形成することができる。

図５は、図３に示すピエゾ抵抗Ｒｘ〜Ｒｚ、アノード極Ｄ１〜Ｄ９、電極パッドＶｘ、Ｇｘ、Ｘ１、Ｘ２、Ｖｙ、Ｇｙ、Ｙ１、Ｙ２、Ｖｚ，Ｇｚ、Ｚ１、Ｚ２、コンタクトおよび配線により形成される回路の等価回路図を示す。図３、図４を対比すると、例えば、Ｒｙ１〜Ｒｙ４によりホイートストンブリッジ回路が形成される。すなわち、電極パッドＶｙと電極パッドＧｙとの間に電位差を設けることにより、Ｒｙ１〜Ｒｙ４の抵抗値に応じて電極パッドＹ１とＹ２との間に電位差が生ずる。また、アノード極Ｄ４により形成されるダイオードが電極パッドＹ１と電極パッドＶｙとを接続する。また、アノード極Ｄ５により形成されるダイオードが電極パッドＧｙと電極パッドＶｙとを接続する。また、アノード極Ｄ６により形成されるダイオードが電極パッドＹ２と電極パッドＶｙとを接続する。Ｒｘ１〜Ｒｘ４により形成されるホイートストンブリッジ回路、Ｒｚ１〜Ｒｚ４によりにより形成されるホイートストンブリッジ回路についても同様である。

Ｒｙ１〜Ｒｙ４によるホイートストンブリッジ回路の通常の使用においては、電極パッドＶｙの電位を電極パッドＧｙの電位よりも大きくすることにより、アノード極Ｄ４〜Ｄ６により形成されるダイオードには、逆方向の電位差が印加されるので、アノード極Ｄ４〜Ｄ６により形成されるダイオードは、ホイートストンブリッジ回路の使用に影響を与えない。ただし、静電気やサージ電流が発生し、通常の使用におけるよりも電極パッドＶｙの電位が電極パッドＧｙの電位より大きくなると、ダイオードの逆方向の電圧に対する降伏が発生して、静電気やサージ電流がダイオードを逆方向に流れ、ピエゾ抵抗Ｒｙ１〜Ｒｙ４が保護されることになる。

Ｒｘ１〜Ｒｘ４、Ｄ１〜３、Ｒｚ１〜Ｒｚ４、Ｄ７〜Ｄ９により形成される回路についても同様である。

次に、図６に従って、ピエゾ抵抗素子とアノード極との製造工程の説明を行う。

図６（Ａ）は、半導体基板の断面を示す図である。シリコン単結晶基板やＳＯＩ基板などの半導体基板６１０を準備する。この半導体基板６１０の主面側にマスクを形成する。マスクの材料としては、例えばＳｉＯ₂、Ｓｉ_３Ｎ₄を用いることができる。これらの材料を半導体基板６１０の主面の側全体にＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法などを用いて均一の厚さに堆積させ、１層あるいは複数層を形成する。その後、その上にフォトレジストを塗布する。そして、パターンの露光を行い、現像処理の後、エッチングを行なってパターンをマスクに転写してパターニングを行う。

図５（Ｂ）は、半導体基板６１０の主面の側のマスクにパターニングが行なわれ、開口部が形成された状態を示す図である。半導体基板６１０の主面の側からイオン打ち込みを行なったり、半導体基板６１０の主面の側を不純物に曝したりするなどを行ない、半導体基板６１０の主面のうち開口部の部分に不純物を拡散させる。

図５（Ｃ）は、半導体基板６１０の主面の側に、不純物が拡散された領域６５０、６６０がマスクの開口部に形成され、マスクを除去した状態を示す図である。図５では、領域６５０がピエゾ抵抗素子を形成し、領域６６０がアノード極となる。図５（Ｃ）に示されるように、領域６５０、６６０への不純物の拡散は、同一工程で行なうことができる。

図５（Ｄ）は、領域６５０、６６０のち、後述するコンタクト６７１、６７２、６７３が形成されることになる領域６５１、６５２、６６１に、高濃度に不純物を拡散する。これにより、コンタクト内の導電材と領域６５０、６６０との接触抵抗を小さくすることができる。図５（Ｄ）に示されるように、領域６５１、６５２、６６１への高濃度の不純物の拡散も同一工程で行なうことができる。

図５（Ｅ）は、次に、半導体基板６１０の主面の上全体に絶縁層を形成し、領域６５０の両端またはその近傍、領域６７０、半導体膜６２０のうち領域６５０、６７０以外に達するコンタクト６７１、６７２、６７３、６７４を形成した状態を示す。

図５（Ｆ）は、コンタクト６７１、６７２、６７３、６７４に金属材料などの導電材料を埋め込み、また、配線６８１、６８２、６８３、６８４を絶縁膜上に形成する。これにより、領域６５０を用いてピエゾ抵抗素子が形成され、領域６６０と半導体膜６２０とによりダイオードが形成されることになる。

上述したように、領域６５０と領域６６０とは同時に形成することが可能である。また、領域６５１、６５２、６６１も同時に形成することが可能である。このため、ピエゾ抵抗素子とＥＳＤ保護素子としてのダイオードとを同時に形成することが可能となる。したがって、ＥＳＤ保護素子を形成することによる工程の増加を防ぐことができる。

図７は、アノード極の周りに形成される空乏領域の形状の制御についてより詳細に説明する図である。図４（Ｃ）の（Ｃ−１）に対応し、図７では、アノード極の不純物拡散領域の縁の上に導電性材料として配線７１４を配置し、アノード極を形成する不純物拡散領域の周りに形成される空乏領域の形状を制御している。アノード極の不純物拡散領域の縁とは、基板面におけるアノード極の不純物拡散領域とそれ以外の領域との境界（ＰＮ接合部）をいう。また、アノード極の不純物拡散領域の縁の上とは、基板面より上方に離れた位置をいう。

図７（Ｃ’−１）は、本実施形態に係るダイオードの断面図を示し、図７（Ｃ’−２）は、本実施形態に係るダイオードの上面図を示す。

図７に示すように、半導体膜７０１に不純物が拡散された領域７０８が形成され、領域７０８がアノード極となり、アノード極へのコンタクト７１０と半導体膜７０１へのコンタクト７１１とが形成され、コンタクト７１０、７１１にそれぞれ接続する配線７１２、７１３が形成されている。図７（Ｃ’−１）に示されるように、コンタクト７１０とコンタクト７１１との間の位置に配線７１４が配置されている。

図７（Ｃ’−２）においては、配線７１４は、領域７０８の縁の上に、すなわち領域７０８と領域７０８以外との境界を覆うように、「コ」の字形に形成されて配置されている。ただし、本発明では、領域７０８の縁の上に配置される導電性材料の形状は「コ」の字形に限定はされない。本実施形態において、「コ」の字形になっているのは、領域７０８を半導体膜７０１の上面から見た場合の形状が矩形であるので、配線７１４が、領域７０８の縁をできるだけ長く覆うようにするためには「コ」の字形が好ましいからである。領域７０８を半導体膜７０１の上面から見た場合の形状が例えば円形や楕円形であれば、配線７１４を「Ｃ」字形にしてもよい。また、配線７１２、７１３を配線７１４と異なる層に配置することにより、配線７１４を領域７０８の縁上に「ロ」の字形や円形、楕円形に形成することも可能である。

このように配線７１４を配置することにより、領域７０８の周りに形成される空乏領域の形状を変化させることができる。図７に示すように、半導体膜７０１の表面に平行な方向での空乏領域の距離は、配線７１４に覆われている位置における方が、配線７１４に覆われていない位置におけるよりも小さくすることができる。これにより、ダイオードの逆方向の電圧に対する降伏が発生するときの電圧を、制御することができる。

配線７１４に覆われている位置における半導体膜７０１の表面平行な方向の距離である空乏領域の距離は、配線７１４の位置、形状によっても制御できるが、配線７１４と配線７１２、７１３との電位の関係によっても制御することができる。例えば、配線７１４と配線７１２とを接続して、配線７１４と配線７１２とが同電位になるようにしたり、配線７１４と配線７１３とを接続して、配線７１４と配線７１３とが同電位になるようにしたりすることにより、制御することができる。また、配線７１４を電極パッドＶｙまたは電極パッドＧｙに接続し、電極パッドＶｙまたは電極パッドＧｙと同電位となるようにすることにより、制御することができる。さらに、抵抗を用いて、配線７１４の電位を配線７１２の電位と配線７１３の電位との中間の任意の電位にしたり、電極パッドＶｙの電位と電極パッドＧｙの電位との中間の任意の電位にしたりすることができる。

このように、配線７１４の電位を設定するための回路を、クランプ回路という場合がある。クランプ回路は、例えば、上述した接続を行ない、内部回路に印加される電圧に対して所定の割合の電圧を配線７１４に印加する。

図８は、ピエゾ抵抗素子の両端における電圧−電流特性８０１、８０２、および本実施形態に係るダイオードのアノード極と半導体膜の空乏領域を除く部分との間における電圧−電流特性８０３、８０４を示す。図８に示すように電圧がダイオードの順方向に印加される場合には、ダイオードを流れる電流の方がピエゾ抵抗素子を流れる電流よりも大きくなる。また、電圧がダイオードの逆方向に印加される場合には、ダイオードに電流が流れ始める電圧（逆方向の電圧に対する降伏電圧）を、ピエゾ抵抗素子に電流が流れ始める電圧よりも大きくすることができる（電圧の絶対値は小さくなる）。したがって、内部回路（例えばピエゾ抵抗素子）とダイオードと電極パッドに対して並列に接続することにより、ピエゾ抵抗素子を保護することが可能となる。

以上説明したように、本実施形態においては、半導体膜（あるいは半導体基板）をＥＳＤ保護素子としてのダイオードの一方の極として使用することができるので、ＥＳＤ保護素子を設けるのに必要な面積を従来よりも小さくすることができる。また、半導体膜に配置される回路にピエゾ抵抗素子が用いられる場合には、ピエゾ抵抗素子の形成とＥＳＤ保護素子の形成とを同時に行なうことができる。また、電極パッドを半導体膜に配置される回路に接続する配線よりも、電極パッドをＥＳＤ保護素子に接続する配線よりも短くすることにより、静電気やサージ電流からの回路の保護を効果的に実現することができる。また、空乏領域の形状を制御することにより、アノード極を用いて形成されるダイオードに逆方向の電圧が加わったときに逆方向の電圧に対する降伏が発生するときの電圧を制御することができる。これにより、逆方向の電圧に対する降伏が発生する電圧を小さくすることができ、内部回路を効果的に保護することを実現できる。

（実施形態２）
実施形態１に係るダイオードにおいては、アノード極の拡散領域が形成される半導体膜をカソード極として用いられていたので、複数のダイオードが形成される場合には、カソード極が共有されることになる。そこで、本発明の実施形態２においては、カソード極が共有されない構成としたダイオードについて説明する。

図９（Ａ）は、本実施形態に係るダイオードの断面図を示す。本実施形態においては、半導体膜９０１に第１の不純物を拡散した不純物拡散領域９０２が形成される。半導体膜９０１の導電型がＮ型であれば、第１の不純物の導電型はＰ型となる。そして不純物拡散領域９０２内に、第２の不純物を拡散した不純物拡散領域９０３と第３の不純物を拡散した不純物拡散領域９０４とが分離して形成される。不純物拡散領域９０３には、領域９０２の第１の不純物の拡散濃度よりも高濃度に第２の不純物が拡散される。なお、第２の不純物は、第１の不純物と同じ型である。また、第１の不純物と第２の不純物は同じ不純物であってもよい。不純物拡散領域９０４には、不純物拡散領域９０２の第１の不純物の拡散濃度よりも高濃度に第３の不純物が拡散される。第３の不純物は、半導体膜９０１と同じ導電型である。

半導体膜９０１の上には絶縁膜が形成され、不純物拡散領域９０３、不純物拡散領域９０４それぞれへのコンタクト９０５、９０６が形成され、配線９０７、配線９０８が形成される。

なお、実施形態１におけるのと同様に、コンタクト９０５とコンタクト９０６とに導電性材料として配線９０８などを配置して、空乏領域の形状を制御するようになっていてもよい。

図９（Ａ）に示す構造により、図９（Ｂ）に等価回路図が示されるダイオードが得られる。本実施形態では、領域９０２が素子分離の役割を果たすので、複数のダイオードが半導体膜に形成されても、カソード極が共有されない。

図１０に、ピエゾ抵抗素子の両端の電圧−電流特性１００１、１００２、実施形態２に係るダイオードのアノード極と半導体膜との間の電圧−電流特性１００３、１００４および本実施形態に係るダイオードのアノード極とカソード極との間の電圧−電流特性１００５、１００６を示す。順方向電圧が印加されると、本実施形態に係るダイオードには、ピエゾ抵抗素子に流れる電流と実施形態２に係るダイオードに流れる電流の中間の電流が流れる。一方、逆方向電圧が印加されると、本実施形態に係るダイオードは、ピエゾ抵抗素子、実施形態２に係るダイオードに電流が流れ始めるよりも大きくなる（電圧の絶対値は小さくなる）。

本実施形態に係るダイオードは、図６（Ｂ）の工程の前に、低濃度の不純物拡散領域９０１を、半導体基板６１０の主面の側のマスクにパターニングされて得られる開口部を含む範囲に形成する。そして、図６（Ｂ）の工程にて、領域６６０（不純物拡散領域９０３に相当する）が、不純物拡散領域９０１が含まれるように、形成する。図６（Ｂ）の工程の後に、不純物拡散領域９０１の内部に領域６６０と分離するように、不純物拡散領域９０４を形成する。

本実施形態に係るダイオードは、不純物拡散領域９０２により素子分離がされるので、カソード極が共有されない。したがって、本実施形態に係るダイオードを用いることにより、図１１に示すように全てのピエゾ抵抗素子に並列にダイオードを接続することができる。言い換えれば、全ての電極パッド（Ｖｙ、Ｇｙ、Ｙ１、Ｙ２）の間にダイオードを配置することができる。また、電極パッドＧｙと電極パッドＹ１との間のダイオードＤ４および電極パッドＧｙと電極パッドＹ２の間のダイオードＤ５として、本実施形態に係るダイオードを用い、他のダイオードを実施形態１、２に係るダイオードを用いることができる。

４０１半導体膜（基板）、４０２,４０２−１,４０２−２不純物拡散領域、４０３空乏領域、４０４,４０５コンタクト、４０６配線、４０８,４０８−２不純物拡散領域、４０９空乏領域、４１１,４１２コンタクト、４１３,４１４,４１５配線

Claims

Ｐ型またはＮ型の基板と、
前記基板に配置されている回路と、
それぞれが前記回路の入力用または出力用である第１の電極パッドおよび第２の電極パッドと、
前記基板内の前記基板と異なる導電型の不純物拡散領域と、
前記第１の電極パッドを、前記不純物拡散領域に接続する第１の配線と、
前記第２の電極パッドを、前記不純物拡散領域を除く前記基板の領域に接続する第２の配線と、
少なくとも前記不純物拡散領域の縁の上に配置された第３の配線と、
前記第３の配線に印加される電圧を、前記回路に印加される電圧に対して所定の割合とするクランプ回路と、
を備え、
前記回路は、前記不純物拡散領域の不純物と同じ不純物が拡散されているピエゾ抵抗素子を有することを特徴とする半導体装置。
る半導体装置。
前記第１の配線は、前記第１の電極パッドを前記回路に接続する配線より短く、かつ、
前記第２の配線は、前記第２の電極パッドを前記回路に接続する配線より短いことを特徴とする請求項１に記載の半導体装置。
Ｐ型またはＮ型の基板と、
前記基板に配置されている回路と、
それぞれが前記回路の入力または出力用である第１の電極パッドおよび第２の電極パッドと、
前記基板内の前記基板と異なる導電型の第１の不純物拡散領域と、
前記第１の不純物拡散領域内の不純物拡散領域であって、前記第１の不純物拡散領域よりも高濃度の前記基板と異なる導電型の第２の不純物拡散領域と、
前記第１の不純物拡散領域内の前記第２の不純物拡散領域と分離された不純物拡散領域であって、前記第１の不純物拡散領域よりも高濃度の前記基板と同じ導電型の第３の不純物拡散領域と、
前記第１の電極パッドを前記第２の不純物拡散領域に接続する第１の配線と、
前記第２の電極パッドを前記第３の不純物拡散領域に接続する第２の配線と、
少なくとも前記第２の不純物拡散領域の縁の上に配置された第３の配線と、
前記第３の配線に印加される電圧を、前記回路に印加される電圧に対して所定の割合とするクランプ回路と、
を備え、
前記回路は、前記第１の不純物拡散領域または／および前記第２の不純物拡散領域に拡散されている不純物と同じ不純物が拡散されているピエゾ抵抗素子を有することを特徴とする半導体装置。
前記第１の配線は、前記第１の電極パッドを前記回路に接続する配線より短く、かつ、
前記第２の配線は、前記第２の電極パッドを前記回路に接続する配線より短いことを特徴とする請求項３に記載の半導体装置。
Ｐ型またはＮ型の基板に、前記基板と異なる導電型の第１の不純物拡散領域および第２の不純物拡散領域を形成し、
それぞれが入力用または出力用である第１の電極パッドおよび第２の電極パッドに接続される回路を前記第１の不純物拡散領域をピエゾ抵抗として用いて形成し、
前記第２の不純物拡散領域に第１の配線を接続して前記第１の電極パッドと接続し、
前記第２の不純物拡散領域を除く前記基板領域に第２の配線を前記第２の電極パッドと接続し、
少なくとも前記第２の不純物拡散領域の縁の上に第３の配線を配置し、
前記第３の配線に印加される電圧を、前記回路に印加される電圧に対して所定の割合とするクランプ回路を形成することを含む半導体装置の製造方法。
Ｐ型またはＮ型の基板に、前記基板と異なる導電型の第１の不純物拡散領域を形成し、
前記第１の不純物拡散領域よりも高濃度の、前記基板と異なる導電型の第２の不純物拡散領域と第３の不純物拡散領域とを前記第１の不純物拡散領域内と外とに形成し、
前記第１の不純物拡散領域よりも高濃度の、前記基板と同じ導電型の第４の不純物拡散領域を、前記第１の領域内に前記第２の領域と分離して形成し、
それぞれが入力用または出力用である第１の電極パッドおよび第２の電極パッドに接続される回路を、前記第３の不純物拡散領域をピエゾ抵抗として用いて形成し、
前記第２の不純物拡散領域に第１の配線を接続して前記第１の電極パッドと接続し、
前記第４の不純物拡散領域に第２の配線を接続して前記第２の電極パッドと接続し、
少なくとも前記第２の不純物拡散領域の縁の上に第３の配線を配置し、
前記第３の配線に印加される電圧を、前記回路に印加される電圧に対して所定の割合とするクランプ回路を形成することを含む半導体装置の製造方法。