JPH03235367A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03235367A JPH03235367A JP2032792A JP3279290A JPH03235367A JP H03235367 A JPH03235367 A JP H03235367A JP 2032792 A JP2032792 A JP 2032792A JP 3279290 A JP3279290 A JP 3279290A JP H03235367 A JPH03235367 A JP H03235367A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に関するものであり、特
に高電圧を印加された場合の、デバイスの耐圧の向上を
図った半導体集積回路装置に関するものである。
に高電圧を印加された場合の、デバイスの耐圧の向上を
図った半導体集積回路装置に関するものである。
第１１図は、例えば実開昭１３３−１３１１５２号公報
に示さ夕装置を例に説明されている。また第１２図は分
かりやすくするために絶縁層を除いて示されている。
に示さ夕装置を例に説明されている。また第１２図は分
かりやすくするために絶縁層を除いて示されている。
なお、以下に示す第２図、第５図、第８図、第１０図、
第１１図、第１４図においても同様に絶縁層を除いて示
されている。
第１１図、第１４図においても同様に絶縁層を除いて示
されている。
第１１図及び第１２図において、すでに公知のとおり、
ｎｐｎバイポーラトランジスタ装置は半導体層（１０１
） とｎ−型エピタキシャル層（１０２）とからなる
基板（１）とｎ＋埋込層（２）と、上記基板（１）に設
けられたｎ−型エピタキシャル層から成るコレクタ領域
（３）と、ｐ型ベース領域（４）と、ｐ＋拡散層の素子
分離領域（５）と、絶縁層（６）と、コンタクトホール
（７）をかいして引き出される嘉１層配線のベース引き
出し電極（８）と、スルーホール（９）を介しベース引
き出し電極（８）から素子分離領域（５）を横切って外
部端子に接続する第２層配線のベースの電極配線α■と
から構成されるが、この従来例においては、更に寄生Ｍ
Ｏ５Ｉ−ランジスタのチャンネル領域上で絶縁層（６）
中に埋設されると共に、コンタクトホール（１１）を介
して素子分離領域（５）と接続されたフィールドプレー
１− （１２）とが加えられている。さらに素子分離領
域（５）は接地端子（１３）と接続されている。
ｎｐｎバイポーラトランジスタ装置は半導体層（１０１
） とｎ−型エピタキシャル層（１０２）とからなる
基板（１）とｎ＋埋込層（２）と、上記基板（１）に設
けられたｎ−型エピタキシャル層から成るコレクタ領域
（３）と、ｐ型ベース領域（４）と、ｐ＋拡散層の素子
分離領域（５）と、絶縁層（６）と、コンタクトホール
（７）をかいして引き出される嘉１層配線のベース引き
出し電極（８）と、スルーホール（９）を介しベース引
き出し電極（８）から素子分離領域（５）を横切って外
部端子に接続する第２層配線のベースの電極配線α■と
から構成されるが、この従来例においては、更に寄生Ｍ
Ｏ５Ｉ−ランジスタのチャンネル領域上で絶縁層（６）
中に埋設されると共に、コンタクトホール（１１）を介
して素子分離領域（５）と接続されたフィールドプレー
１− （１２）とが加えられている。さらに素子分離領
域（５）は接地端子（１３）と接続されている。
この他例えばエミッタ領域及びその他の引き出し電極が
必要であるが、この実施例の説明においては、直接関係
しないのでこれらはすべて図面から省略されている。
必要であるが、この実施例の説明においては、直接関係
しないのでこれらはすべて図面から省略されている。
上記のように構成された従来の半導体装置は次のように
動作する。
動作する。
第１１図及び第１２図に示された従来例において示され
ろような、外部端子に接続されている電極配線（１０）
がこの素子分離領域（５）を横切る構造であると、接地
端子（１３）が正、ベース領域（４）が負となるような
静電気が外部から印加されることがある。
ろような、外部端子に接続されている電極配線（１０）
がこの素子分離領域（５）を横切る構造であると、接地
端子（１３）が正、ベース領域（４）が負となるような
静電気が外部から印加されることがある。
このようにして大きな電圧が外部から印加された場合、
素子分離領域（５）がソース、ベース領域（４）がドレ
インとなるような寄生ＭＯ８）ランジスタが生成される
ことになるが、フィールドプレート（１２）が、素子分
離領域（５）とベース領域（４）との間のコレクタ領域
（３）をベースの電極配線α０）から遮蔽すると共にフ
ィールドプレー１．（１２）が接地された素子分離領域
（５）と接続されていると、絶縁層（６）と接する、上
記コレクタ領域（３）の表面近傍にはチャンネルが形成
されず、寄生ＭＯＳトランジスタの動作は抑制されるの
で半導体装置が破壊されないようになっている。
素子分離領域（５）がソース、ベース領域（４）がドレ
インとなるような寄生ＭＯ８）ランジスタが生成される
ことになるが、フィールドプレート（１２）が、素子分
離領域（５）とベース領域（４）との間のコレクタ領域
（３）をベースの電極配線α０）から遮蔽すると共にフ
ィールドプレー１．（１２）が接地された素子分離領域
（５）と接続されていると、絶縁層（６）と接する、上
記コレクタ領域（３）の表面近傍にはチャンネルが形成
されず、寄生ＭＯＳトランジスタの動作は抑制されるの
で半導体装置が破壊されないようになっている。
上記のような半導体装置においては、寄生ＭＯ８効果に
よる半導体装置の耐圧劣化は抑制されるが、絶縁層（６
）中にフィールドブ≠レー） （１２）を設け、上記フ
ィールドブし−＋−（１２）と素子分離領域（５）とを
接続しているため、電極配線が半導体能動素子や分離領
域と交叉する半導体集積回路（以下ＩＣという）で、高
耐圧ＩＣのように印加電圧をｐｎ接合材料のバルクの耐
圧近くまで高くしたい場合には、上記フィールドプレー
ト（１２）が接地電位で電極配線００）との電位差が大
きく、電極配！ＱＯｉが横切る、上記フィールドプレー
ト（１２）辺縁の下方のコレクタ領域では電位が急激に
変化するので、他のコレクタ領域部分及び素子分離領域
（５）の境界よりも電界の集中が激しくなり、ＩＣの耐
圧を基板の耐圧近（まで高め得ないという問題点が生ず
る。
よる半導体装置の耐圧劣化は抑制されるが、絶縁層（６
）中にフィールドブ≠レー） （１２）を設け、上記フ
ィールドブし−＋−（１２）と素子分離領域（５）とを
接続しているため、電極配線が半導体能動素子や分離領
域と交叉する半導体集積回路（以下ＩＣという）で、高
耐圧ＩＣのように印加電圧をｐｎ接合材料のバルクの耐
圧近くまで高くしたい場合には、上記フィールドプレー
ト（１２）が接地電位で電極配線００）との電位差が大
きく、電極配！ＱＯｉが横切る、上記フィールドプレー
ト（１２）辺縁の下方のコレクタ領域では電位が急激に
変化するので、他のコレクタ領域部分及び素子分離領域
（５）の境界よりも電界の集中が激しくなり、ＩＣの耐
圧を基板の耐圧近（まで高め得ないという問題点が生ず
る。
高耐圧ＩＣの、このような耐圧の劣化は、必ずしもバイ
ポーラトランジスタ装置にとどまらず、例えば第１３図
及び第１４図に示されるような、ｐｎ接合による素子分
離をおこなうと共に絶縁層中のフィールドプレートが素
子分離領域と接続された構造を有するダイオードにも同
様な耐圧の劣化が生しろ。
ポーラトランジスタ装置にとどまらず、例えば第１３図
及び第１４図に示されるような、ｐｎ接合による素子分
離をおこなうと共に絶縁層中のフィールドプレートが素
子分離領域と接続された構造を有するダイオードにも同
様な耐圧の劣化が生しろ。
第１３図及び第１４図において半導体層（１０１）とそ
れに接合されたｎ−型エピタキシャル層（１０２）とか
らなる基板（１）の表面近傍にｎ＋＋半導体領域（２１
）が配置されている。そして半導体能動素子を分離する
ために、基板（１）にｐ＋型型数散層素子分離領域（５
）が配置されている。上記基板（１）の表面には絶縁層
（６）が配置されている。Ｃ型半導体領域（２１）上の
絶縁層にはスルーホール（２２）が設けられており、こ
のスルーホール（２２）を介して引き出された電極配線
αＯ）は絶縁層（６）を介して素子分離領域（５）を横
切っている。絶縁層（６）中には、コンタクトホール（
１１）を介して素子分離領域（５）の表面と接続するよ
うに埋設されたフィールドプレート（１２）が上記電極
配線α０）から、上記電極配線００）が横切る素子分離
領域（５）及びその境界を遮蔽するように配置されてる
。上記素子分離領域（５）は接地電位であり、ｎ＋＋半
導体領域（２１）には電圧ＶＢが印加されている。
れに接合されたｎ−型エピタキシャル層（１０２）とか
らなる基板（１）の表面近傍にｎ＋＋半導体領域（２１
）が配置されている。そして半導体能動素子を分離する
ために、基板（１）にｐ＋型型数散層素子分離領域（５
）が配置されている。上記基板（１）の表面には絶縁層
（６）が配置されている。Ｃ型半導体領域（２１）上の
絶縁層にはスルーホール（２２）が設けられており、こ
のスルーホール（２２）を介して引き出された電極配線
αＯ）は絶縁層（６）を介して素子分離領域（５）を横
切っている。絶縁層（６）中には、コンタクトホール（
１１）を介して素子分離領域（５）の表面と接続するよ
うに埋設されたフィールドプレート（１２）が上記電極
配線α０）から、上記電極配線００）が横切る素子分離
領域（５）及びその境界を遮蔽するように配置されてる
。上記素子分離領域（５）は接地電位であり、ｎ＋＋半
導体領域（２１）には電圧ＶＢが印加されている。
接合型ダイオードの製作に、例えば、米国特許用４．２
９２．６４２号明細書記載の薄いエピタキシャル層を使
用した高耐圧ダイオード技術を使用すると共に、絶縁層
（６）を介して素子分離領域（５）を横切っている上記
電極配線ααがない場合を仮定した場合、このダイオー
ドの耐圧は基板（１）の半導体層（１０１）とｎ”型エ
ピタキシャル層（１０２）との接合面での耐圧で決まり
、ｎ−型エピタキシャル層（１０２）の比抵抗を５Ω（
２）、エピタキシャル層厚さを１５μｍ１半導体層（１
０１）比抵抗を４０Ωｃｍとすれば、その耐圧は６５０
ｖ程度である。
９２．６４２号明細書記載の薄いエピタキシャル層を使
用した高耐圧ダイオード技術を使用すると共に、絶縁層
（６）を介して素子分離領域（５）を横切っている上記
電極配線ααがない場合を仮定した場合、このダイオー
ドの耐圧は基板（１）の半導体層（１０１）とｎ”型エ
ピタキシャル層（１０２）との接合面での耐圧で決まり
、ｎ−型エピタキシャル層（１０２）の比抵抗を５Ω（
２）、エピタキシャル層厚さを１５μｍ１半導体層（１
０１）比抵抗を４０Ωｃｍとすれば、その耐圧は６５０
ｖ程度である。
このように本来の耐圧が６５０Ｖ程度であるダイオード
に、第１３図及び第１４図のように絶縁層（６）を介し
てｐ′″型の素子分離領域（５）を横切る上記電極配線
（１０）を設け、絶縁層（６）に埋設されたフィールド
プレート（１２）を設けると共に、フィールドプレート
（１２）をコンタクトホール（１１）を介して素子分離
領域（５）の表面と接続した場合、上記フィールドプレ
ー ト（１２）が接地電位で電極配線（１０）との電位
差が大きく、電極配線（１０）が横切る上記フィールド
プレート（１２）辺縁の下方の、ｎ−型エピタキシャル
層（１０２）表面では、電位が急激に変化し、素子分離
領域（５）の境界よりも電界の集中が激しくなり耐圧が
劣化する。ちなみにフィールドプレート下絶縁層厚さｔ
ｏｌを１μｍ１電極配線下絶縁層厚さｔ０２を３μｍと
した。とき、耐圧は４３０Ｖ程度で、電極配線が横切ら
ない場合の耐圧から約２２０Ｖ低下していることになる
。この場合のｔｏｌと耐圧との関係が第１５図に示され
ている。
に、第１３図及び第１４図のように絶縁層（６）を介し
てｐ′″型の素子分離領域（５）を横切る上記電極配線
（１０）を設け、絶縁層（６）に埋設されたフィールド
プレート（１２）を設けると共に、フィールドプレート
（１２）をコンタクトホール（１１）を介して素子分離
領域（５）の表面と接続した場合、上記フィールドプレ
ー ト（１２）が接地電位で電極配線（１０）との電位
差が大きく、電極配線（１０）が横切る上記フィールド
プレート（１２）辺縁の下方の、ｎ−型エピタキシャル
層（１０２）表面では、電位が急激に変化し、素子分離
領域（５）の境界よりも電界の集中が激しくなり耐圧が
劣化する。ちなみにフィールドプレート下絶縁層厚さｔ
ｏｌを１μｍ１電極配線下絶縁層厚さｔ０２を３μｍと
した。とき、耐圧は４３０Ｖ程度で、電極配線が横切ら
ない場合の耐圧から約２２０Ｖ低下していることになる
。この場合のｔｏｌと耐圧との関係が第１５図に示され
ている。
このようにｐｎ接合による素子分離をおこなうと接続さ
れた構造を有することによる耐圧劣化は半この発明はか
かる課題を解決するためになされたもので、寄生ＭＯ３
効果による半導体集積回路装置の接合面における耐圧劣
化を抑制すると共に、電極配線の影響によるフィールド
プレート辺縁附近の基板主面の電界密度の集中を緩和す
ることにより、電極配線が横切らない場合の耐圧に近づ
けた半導体集積回路装置を得ることを目的としている。
れた構造を有することによる耐圧劣化は半この発明はか
かる課題を解決するためになされたもので、寄生ＭＯ３
効果による半導体集積回路装置の接合面における耐圧劣
化を抑制すると共に、電極配線の影響によるフィールド
プレート辺縁附近の基板主面の電界密度の集中を緩和す
ることにより、電極配線が横切らない場合の耐圧に近づ
けた半導体集積回路装置を得ることを目的としている。
この発明に関わる半導体集積回路装置は基板の、て配置
された電極配線と上記分離領域ン謳にフィールドプレー
トを配置し、上記フィールドプレートに上記電極配線下
の基板主面における電界集中を緩和するように電圧を印
加したものである。
された電極配線と上記分離領域ン謳にフィールドプレー
トを配置し、上記フィールドプレートに上記電極配線下
の基板主面における電界集中を緩和するように電圧を印
加したものである。
上記のように構成された半導体集積回路装置においては
、フィールドプレートに電位が印加されているので、半
導体能動素子表面に存在する空乏層を制限しようとする
効果が起きないので分離領域境界においての耐圧劣化が
防がれると共に、半導体能動素子と分離領域とを横切っ
て配置された電極配線に印加された電位による電界がフ
ィールドプレート辺縁附近の基板主面で集中することが
緩和される。
、フィールドプレートに電位が印加されているので、半
導体能動素子表面に存在する空乏層を制限しようとする
効果が起きないので分離領域境界においての耐圧劣化が
防がれると共に、半導体能動素子と分離領域とを横切っ
て配置された電極配線に印加された電位による電界がフ
ィールドプレート辺縁附近の基板主面で集中することが
緩和される。
〔発明の実施例〕
次にこの発明の実施例について説明する。以下の実施例
は半導体能動素子としてダイオードを用いた例である。
は半導体能動素子としてダイオードを用いた例である。
第１図はこの発明の一実施例を示す断面図である。また
第２図はこの発明の一実施例の平面図である。
第２図はこの発明の一実施例の平面図である。
第１図及び第２図においてｐ＋型半導体層（１０１）と
ｐ＋型半導体層（１０１）に接合されたｎ−型エピタキ
シャル層（１０２）からなる基板（１）、この基板（１
）の表面近傍にｎ＋型半導体領域（２１）が配置されて
いる。
ｐ＋型半導体層（１０１）に接合されたｎ−型エピタキ
シャル層（１０２）からなる基板（１）、この基板（１
）の表面近傍にｎ＋型半導体領域（２１）が配置されて
いる。
そして半導体能動素子（４０）を島状に囲んで分離する
ために、基板（１）にｐ＋型拡散層の素子分離領域（５
）が配置されている。基板（１）の表面には絶縁層（６
）が密着して配置されている。ｎ＋型半導体領域（２１
）上の絶縁層にはスルーホール（２２）が設けられてお
り、このスルーホール（２２）を介して引き出された電
極配線α０）は絶縁層（６）を介して素子分離領域（５
）を横切っている。絶縁層（６）中には、基板（１）の
表面と接触しないように埋設されたフィールドプレート
（１２）が電極配線−から、上記電極配線−が横切る素
子分離領域（５）及びその境界を遮蔽するように配置さ
れている。
ために、基板（１）にｐ＋型拡散層の素子分離領域（５
）が配置されている。基板（１）の表面には絶縁層（６
）が密着して配置されている。ｎ＋型半導体領域（２１
）上の絶縁層にはスルーホール（２２）が設けられてお
り、このスルーホール（２２）を介して引き出された電
極配線α０）は絶縁層（６）を介して素子分離領域（５
）を横切っている。絶縁層（６）中には、基板（１）の
表面と接触しないように埋設されたフィールドプレート
（１２）が電極配線−から、上記電極配線−が横切る素
子分離領域（５）及びその境界を遮蔽するように配置さ
れている。
上記のように構成された半導体集積回路装置においては
通常素子分離領域（５）は最低電位であり、接地電位で
ある。また、ｎ１型半導体領域（２１）には電極配線ａ
ωを介して高電位ＶＢが印加される。更に、フィールド
プレート（１２）には、電位■。が印加されている。今
この電位■Ｇを０電位から上昇させてゆくと、ダイオー
ドの耐圧ＶＢは線型に上昇する。これはフィールドプレ
ート（１２）に印加された電位が素子分離領域（５）に
対して正の電位であれば絶縁層（６）にかかる電圧は低
下することになる。
通常素子分離領域（５）は最低電位であり、接地電位で
ある。また、ｎ１型半導体領域（２１）には電極配線ａ
ωを介して高電位ＶＢが印加される。更に、フィールド
プレート（１２）には、電位■。が印加されている。今
この電位■Ｇを０電位から上昇させてゆくと、ダイオー
ドの耐圧ＶＢは線型に上昇する。これはフィールドプレ
ート（１２）に印加された電位が素子分離領域（５）に
対して正の電位であれば絶縁層（６）にかかる電圧は低
下することになる。
従って絶縁層（６）表面での電界は弱まる。またこの電
界を一定とすれば、等価的にフィールドプレート（１２
）下の絶縁層厚みを増加することになるからである。ち
なみにフィールドプレート下絶縁層厚さｔｅｌを１μｍ
１電極配線下絶縁層厚さｔ０２を３μｍ１フイ一ルドプ
レート電位をＶ。＝Ｉ３０Ｖ としたとき、耐圧は５
５０■ 程度であり、従来装置より１２０Ｖ の耐圧強
度の改善がみとめられる。ＶＧを変化したときの耐圧が
第３図に示されている。
界を一定とすれば、等価的にフィールドプレート（１２
）下の絶縁層厚みを増加することになるからである。ち
なみにフィールドプレート下絶縁層厚さｔｅｌを１μｍ
１電極配線下絶縁層厚さｔ０２を３μｍ１フイ一ルドプ
レート電位をＶ。＝Ｉ３０Ｖ としたとき、耐圧は５
５０■ 程度であり、従来装置より１２０Ｖ の耐圧強
度の改善がみとめられる。ＶＧを変化したときの耐圧が
第３図に示されている。
また第４図は他の実施例を示す断面図である。
第５図はこの実施例の平面図である。第１図及び第２図
において示された上記の実施例においては、ｖＧのある
電位（第３図においてはＶ、＝Ｌ３０Ｖ）を境に降伏点
がフィールドプレー） （１２）辺縁附近のｎ−型エピ
タキシャル層（１０２）表面から素子分離領域（５）の
境界表面に移り、第３図に示されるように耐圧は急激に
低下する。そこでフィールドプレート（１２）を凸型に
し、ｎ−型エピタキシャル層（１０２）から上記フィー
ルドプレートまでの絶縁層絶縁層厚みｔ０３より薄くす
るようにした。このような構造にすることにより電極配
線Ｇｏｔが横切る、フィールドプレート（１２）辺縁附
近のｎ”型エピタキシャル層（１０２）表面と素子分離
領域ｆ５］の境界表面とでほぼ同時に降伏が起きるよう
になり、電極配線による寄生ＭＯ３効果を防ぎつつ、フ
ィールドプレート辺縁における基板主面の電界密度の集
中を緩和することができるので、半導体集積回路装置の
耐圧を電極配線が横切らない場合の耐圧にさらに近づけ
ることができる。この構造においてＶＧを変化したとき
の耐圧が第６図にしめされている。この構造の他の実施
例としては第７図及び第８図に示されるように絶縁層厚
みを線型に変化させてもよい。
において示された上記の実施例においては、ｖＧのある
電位（第３図においてはＶ、＝Ｌ３０Ｖ）を境に降伏点
がフィールドプレー） （１２）辺縁附近のｎ−型エピ
タキシャル層（１０２）表面から素子分離領域（５）の
境界表面に移り、第３図に示されるように耐圧は急激に
低下する。そこでフィールドプレート（１２）を凸型に
し、ｎ−型エピタキシャル層（１０２）から上記フィー
ルドプレートまでの絶縁層絶縁層厚みｔ０３より薄くす
るようにした。このような構造にすることにより電極配
線Ｇｏｔが横切る、フィールドプレート（１２）辺縁附
近のｎ”型エピタキシャル層（１０２）表面と素子分離
領域ｆ５］の境界表面とでほぼ同時に降伏が起きるよう
になり、電極配線による寄生ＭＯ３効果を防ぎつつ、フ
ィールドプレート辺縁における基板主面の電界密度の集
中を緩和することができるので、半導体集積回路装置の
耐圧を電極配線が横切らない場合の耐圧にさらに近づけ
ることができる。この構造においてＶＧを変化したとき
の耐圧が第６図にしめされている。この構造の他の実施
例としては第７図及び第８図に示されるように絶縁層厚
みを線型に変化させてもよい。
また第９図はさらに他の実施例を示す断面図である。第
１０図はこの第９図の実施例の平面図である。
１０図はこの第９図の実施例の平面図である。
第９図において素子分離領域（５）に電位を接地電位と
して、フィールドプレー１−（１２）に印加される電位
ＶＧを、例えば電極口〔の電位ＶＢと接地電位との間の
電位にしたいとき、第９図及び第１０図に示されるよう
に電極配線α〔とフィールドプレート（１２）と素子分
離領域（５）とを抵抗体により接続することによりｖＧ
を設定することができる。第９図及ヒ第１Ｏ図ニオイＴ
、 ｆｌＬ（５Ｌ（６）、ＱＯＩ、 （１２） 、 （
２１） 〜（２２）（４０） 、 （１０１） （１０
２）は第４図及び第５図と同一のものである。電極配線
−及び絶縁層（６）の表面に絶縁層（３０）が配置され
、この絶縁層（３０）あるいは絶縁層（６）をも介して
、電極配線−、フィールドプレート（１２）そして素子
分離領域］５）を結ぶ抵抗体（３１）が配置されている
。この抵抗体（３１）と電極配線α（至）とはコンタク
トホール（３２）を介して、抵抗体（３１）トフィール
ドプレート（１２）とはコンタクトホール（３３）を介
して、抵抗体（３１）と素子分離領域（５）とはコンタ
クトホール（３４）を介してそれぞれ接続されている。
して、フィールドプレー１−（１２）に印加される電位
ＶＧを、例えば電極口〔の電位ＶＢと接地電位との間の
電位にしたいとき、第９図及び第１０図に示されるよう
に電極配線α〔とフィールドプレート（１２）と素子分
離領域（５）とを抵抗体により接続することによりｖＧ
を設定することができる。第９図及ヒ第１Ｏ図ニオイＴ
、 ｆｌＬ（５Ｌ（６）、ＱＯＩ、 （１２） 、 （
２１） 〜（２２）（４０） 、 （１０１） （１０
２）は第４図及び第５図と同一のものである。電極配線
−及び絶縁層（６）の表面に絶縁層（３０）が配置され
、この絶縁層（３０）あるいは絶縁層（６）をも介して
、電極配線−、フィールドプレート（１２）そして素子
分離領域］５）を結ぶ抵抗体（３１）が配置されている
。この抵抗体（３１）と電極配線α（至）とはコンタク
トホール（３２）を介して、抵抗体（３１）トフィール
ドプレート（１２）とはコンタクトホール（３３）を介
して、抵抗体（３１）と素子分離領域（５）とはコンタ
クトホール（３４）を介してそれぞれ接続されている。
このような構成で電極配線−に電位■Ｂが引加され、素
子分離領域（５）が接地されると、フィールドプレート
（１２）の電位は電極配線α０）からフィールドプレー
） （１２１までの抵抗体（３１）の経路の長さとフィ
ールドプレート（１２）から素子分離領域（５）までの
抵抗体（３１）の経路の長さとにより一義的に決定され
る。
子分離領域（５）が接地されると、フィールドプレート
（１２）の電位は電極配線α０）からフィールドプレー
） （１２１までの抵抗体（３１）の経路の長さとフィ
ールドプレート（１２）から素子分離領域（５）までの
抵抗体（３１）の経路の長さとにより一義的に決定され
る。
ところで上記説明では接合分離型のｐｎ接合ダイオード
について述べたが誘電体分離のような他の分離構造やバ
イポーラトランジスタについても同様な効果がある。
について述べたが誘電体分離のような他の分離構造やバ
イポーラトランジスタについても同様な効果がある。
この発明は以上のように構成されているので、和され耐
圧が向上する。
圧が向上する。
第１図はこの発明の一実施例を示す断面図、第２図はこ
の発明の一実施例の平面図、第３図は第１図に示された
実施例でＶＧを変化したときの耐圧を示す図、第４図は
他の実施例を示す断面図、第５図は第４図に示された実
施例の平面図、第６図は第４図に示された実施例でｖＱ
を変化したときの耐圧を示す図、第７図は更に他の実施
例を示す断面図、第８図は第７図に示された実施例の平
面図、第９図は更に他の実施例を示す断面図、第１０図
は第９図にしめされた実施例の平面図、第１１図は従来
の半導体装置の断面図、第１２図は第１１図に示された
従来の半導体装置の平面図、第１３図は従来の他の半導
体装置の断面図、第１４図は第１３図に示された従来の
半導体装置の平面図、第１５図は第１３図でしめされた
従来の半導体装置のフィールドプレート下絶縁層厚さｔ
ｅｌと耐圧との関係を示す図である。 図において、（４０）は半導体能動素子、（５）は分離
領域、α０は電極配線、（１２）はフィールドプレート
である。 なお、各図中同一符号は同一または相当部分を示す。
の発明の一実施例の平面図、第３図は第１図に示された
実施例でＶＧを変化したときの耐圧を示す図、第４図は
他の実施例を示す断面図、第５図は第４図に示された実
施例の平面図、第６図は第４図に示された実施例でｖＱ
を変化したときの耐圧を示す図、第７図は更に他の実施
例を示す断面図、第８図は第７図に示された実施例の平
面図、第９図は更に他の実施例を示す断面図、第１０図
は第９図にしめされた実施例の平面図、第１１図は従来
の半導体装置の断面図、第１２図は第１１図に示された
従来の半導体装置の平面図、第１３図は従来の他の半導
体装置の断面図、第１４図は第１３図に示された従来の
半導体装置の平面図、第１５図は第１３図でしめされた
従来の半導体装置のフィールドプレート下絶縁層厚さｔ
ｅｌと耐圧との関係を示す図である。 図において、（４０）は半導体能動素子、（５）は分離
領域、α０は電極配線、（１２）はフィールドプレート
である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）基板の主面内に形成された半導体能動素子と、こ
の半導体能動素子を島状に囲む分離領域と、上記半導体
能動素子から取り出され上記分離領域上を横切って配置
された電極配線と、この電極配線と上記分離領域との間
に配置され、上記電極配線下の基板主面における電界集
中を緩和するように電圧を印加されるフィールドプレー
トとを備えた半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032792A JPH03235367A (ja) | 1990-02-13 | 1990-02-13 | 半導体集積回路装置 |
| US07/650,569 US5109266A (en) | 1990-02-13 | 1991-02-05 | Semiconductor integrated circuit device having high breakdown-voltage to applied voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032792A JPH03235367A (ja) | 1990-02-13 | 1990-02-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03235367A true JPH03235367A (ja) | 1991-10-21 |
Family
ID=12368704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2032792A Pending JPH03235367A (ja) | 1990-02-13 | 1990-02-13 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5109266A (ja) |
| JP (1) | JPH03235367A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004528732A (ja) * | 2001-06-05 | 2004-09-16 | ナショナル ユニバーシティ オブ シンガポール | 強化された破壊電圧を有するパワーｍｏｓｆｅｔ |
| US7973382B2 (en) | 2007-02-28 | 2011-07-05 | Mitsubishi Electric Corporation | Semiconductor device |
| US8098203B2 (en) | 2006-12-15 | 2012-01-17 | Murata Manufacturing Co., Ltd. | Antenna and communication device having the same |
| JP2012028386A (ja) * | 2010-07-20 | 2012-02-09 | Dainippon Printing Co Ltd | Ｅｓｄ保護素子を備える半導体装置およびｅｓｄ保護素子を備える半導体装置の製造方法 |
| JP2012212821A (ja) * | 2011-03-31 | 2012-11-01 | Denso Corp | 半導体装置 |
| JP2018011089A (ja) * | 2017-10-23 | 2018-01-18 | ローム株式会社 | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5322804A (en) * | 1992-05-12 | 1994-06-21 | Harris Corporation | Integration of high voltage lateral MOS devices in low voltage CMOS architecture using CMOS-compatible process steps |
| US5606195A (en) * | 1995-12-26 | 1997-02-25 | Hughes Electronics | High-voltage bipolar transistor utilizing field-terminated bond-pad electrodes |
| FR2784801B1 (fr) | 1998-10-19 | 2000-12-22 | St Microelectronics Sa | Composant de puissance portant des interconnexions |
| FR2785090B1 (fr) | 1998-10-23 | 2001-01-19 | St Microelectronics Sa | Composant de puissance portant des interconnexions |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1131801A (en) * | 1978-01-18 | 1982-09-14 | Johannes A. Appels | Semiconductor device |
| JP2508477B2 (ja) * | 1987-02-02 | 1996-06-19 | ソニー株式会社 | デイスク装置 |
-
1990
- 1990-02-13 JP JP2032792A patent/JPH03235367A/ja active Pending
-
1991
- 1991-02-05 US US07/650,569 patent/US5109266A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004528732A (ja) * | 2001-06-05 | 2004-09-16 | ナショナル ユニバーシティ オブ シンガポール | 強化された破壊電圧を有するパワーｍｏｓｆｅｔ |
| US8098203B2 (en) | 2006-12-15 | 2012-01-17 | Murata Manufacturing Co., Ltd. | Antenna and communication device having the same |
| US7973382B2 (en) | 2007-02-28 | 2011-07-05 | Mitsubishi Electric Corporation | Semiconductor device |
| JP2012028386A (ja) * | 2010-07-20 | 2012-02-09 | Dainippon Printing Co Ltd | Ｅｓｄ保護素子を備える半導体装置およびｅｓｄ保護素子を備える半導体装置の製造方法 |
| JP2012212821A (ja) * | 2011-03-31 | 2012-11-01 | Denso Corp | 半導体装置 |
| JP2018011089A (ja) * | 2017-10-23 | 2018-01-18 | ローム株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5109266A (en) | 1992-04-28 |
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