JPS6123353A - 過電圧保護素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、過電圧保護技術さらには能動タイプの過電
圧保護素子に適用して特に有効な技術に関するもので、
たとえば、バイポーラ型半導体集積回路装置における静
電破壊防止に利用して有効な技術に関するものである。

〔背景技術〕

一般に、Ｃ−ＭＯＳ型の半導体集積回路装置では、その
内部回路を構成するＭＯ８電界効果トランジスタのゲー
ト絶縁が静電気などによって破壊されるのを防止するた
めに、外部接続用の端子パッドと内部回路との間に過電
圧保護素子を挿入することが行なわれている。

他方、バイポーラ型の半導体集積回路装置では、内部回
路を構成する能動素子が電流駆動型素子であるので、静
電気などの高圧サージに対しては概して強く、このため
、過電圧保護素子の必要性は低かった。

ところが、最近のように、バイポーラ型の半導体集積回
路装置の集積度が上がって素子の最小寸法が小さくなっ
てくると、バイポーラ型と言えども、その内部回路を過
電圧保護素子で保護する必要性が大であることが本発明
者の検討から明らかとなった。

バイポーラ型半導体集積回路装置の集積度を高めるため
に、その半導体基体に形成されるバイポーラトランジス
タの寸法を小さくして行くと、これＫともなって、その
バイポーラトランジスタの接合が浅くなってくる。つま
り、バイポーラトランジスタのベース領域やエミッタ領
域を形成する拡散層が薄くなって、その接合が浅くなっ
てくる。

このように浅い接合を有するバイポーラトランジスタは
、例えば静電気などによる高圧サージによって、その浅
い接合の部分が破壊されやすくなる。

従って、半導体集積回路装置の集積度を上げようとする
と、バイポーラ型と言えども、なんらかの過電圧保護対
・策が必要であることがわかった。

バイポーラ型半導体集積回路装置に使、用される過電圧
保護素子としては、例えば特公昭５３−２１８３８号公
報に記載されたものがある。同公報に記載された過電圧
保護素子は、第１図忙示すようＫ、・第・１導電型領域
としてのｎ−型エピタキシャル・層３と、このエピタキ
シャル層３−内に形成された第２導電型領域としてのｐ
型ベース拡散層６０と、ざらＫこのｐ型ベース拡散層６
０内に形成された第１導電型領域としてのｎ型エミッタ
拡散層７０とによって構成されている。この３つの導電
型領域（３，６０，７０）の両側部には、２つのｎ　、
ｐ　、、ｎ型パイボー１ラトランジスタＱｌ　、Ｑ２が
等測的に形成される。さらに５．このバイポーラトラン
ジスタＱ１．Ｑ２は、その一方のエミッタが外部入力端
子パ、ツドＰ１側に、その他方のエミッタが被保護回路
１０側にそれぞれ接続され、これとともに両エミッタ間
に抵抗Ｒ１が接１続されている。

上、記、２つ、の、パイ・ボー・う゛トランジスタＱ１
．Ｑ２は、正常時には非導通状態を保つが、静電気など
による高圧サージが端子バッドＰ１から印加されると、
いずれか一方のバイポーラトランジスタＱ１あるいはＱ
２がインバース・トランジスタとなって導通し、これに
よって印加された高圧サージが電源ＶＣ′ｃの電位付近
にバイパスされて内部回路１０が保護される。

ところが、上述した従来の過電圧保護素子では。

上記バイポーラトランジスタＱｌ、Ｑ２の最内側の第１
導電型領域すなわちｎ＋型エミッタ拡散層７０が外部入
力端子パッドＰＬ側に接続される構成となっている。こ
のため、外部から印加される高圧サー゛ジは、その最内
側のｎ＋型エミッタ拡散層７０に集中してしまう。従っ
て、印加される高圧サージの規模が大きくなると、その
エミッタ拡散層７０とベース拡散層６０との間の半導体
接合が上記高圧サージによって破壊される恐れが生じて
くる。

以上のように、従来の過電圧保護素子はンその耐久性の
点において、まだ改善の余地が残っていた。

〔発明の目的〕

この発明の目的は、過電圧保護素子の耐久性を高めて、
規模の大きな高圧サージからも被保護回路を確実に保護
できるようにした技術を提供するものである。

この発明の前記ならびＫそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかＫ
なるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、バイポーラトランジスタを形成する３つの導
電領域の中で、最も大きな導電領域に高圧サージを導く
ようＫすることにより、印加された高圧サージのエネル
ギーを分散させるよう圧し、これにより保積素子の耐久
性を高めて確実な保護動作が得られるようにする。とい
う目的を達成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同一符号は同一あるいは相当部分を
示す。

第２図はこの発明による過電圧保護素子の構造を断面図
と平面レイアウト図によって示す。同図において、（ａ
）はその断面状態を、（ｂ）はその平面レイアウト状態
をそれぞれ示す。

第２図（ａ）（ｂ）に示す過電圧保護素子は、バイポー
ラトランジスタを用いて構成される能動タイプの過電圧
保護素子であって、バイポーラ型半導体集積回路装置の
内部回路１０と外部入力端子パッドｐｔとの間に介在さ
せられる。

半導体集積回路装置は、ｐ−シリコン半導体基板１にｎ
−型エピタキシャル層３を形成してなる半導体基体を用
い、バイポーラ素子による内部回路１０がアイソ・プレ
チー法によって形成されている。

エピタキシャル層３の下には、各素子形成領域ごとにｎ
＋型埋込層２が島状に形成されている。また、厚い部分
酸化膜５とｐ十型分離拡散層４とによって各素子形成領
域の電気的な分離が行なわれている。

過電圧保護素子は、この実施例では、２種類のバイポー
ラトランジスタが使用され、これにより正負いずれの極
性の高圧サージに対しても動作するように構成されてい
る。

ここで、先ず、上記バイポーラトランジスタの一つとし
てｎｐｎ型バイポーラトランジスタＱ２が使用されてい
る。このｎｐｎ型バイポーラトランジスタＱ２は垂直型
構造に形成されている。すなわち、第１導電型領域とし
てのｎ−型エピタキシャル層３内に第２導電型領域とし
てのｐ型ベース拡散層ｉ３が形成され、さらにこのｐ型
ベース拡散層６３内に第１導電型領域としてのｎ十型エ
ミッタ拡散層７が形成されている。そして、このバイポ
ーラトランジスタＱ２の最外側の第１導電製領域すなわ
ちここではコレクタ領域が外部入力端子パッドＰｉ側に
接続されている。これにより、このコレクタ領域から高
圧サージが導入されるよう忙なっている。

さらに、上記ｎｐｎ型バイポーラトランジスタＱ２にお
いては、コレクタ領域をなすｎ−型エピタキシャル層３
に高導電不純物濃度のｎ生型コレクタ拡散層（ＣＮ”）
８２が形成され、このｎ十型コレクタ拡散層８２からア
ルミモウム配線９によって取出されたコレクタ電極が上
記外部入力端子バッドｐｔＶｃ接続されている。このコ
レクタ電極は、抵抗Ｒ１を直列に介して内部回路１００
入力側にも接続されている。バイポーラトランジスタＱ
２のベースとエミッタは共に電源の負側すなわちここで
は接地電位に接続されている。

今一つのバイポーラトランジスタＱ１としては、ｐｎｐ
型バイポーラトランジスタＱ１が使用されている。この
ｐｎｐ型バイポーラトランジスタＱ２はラテラル型構造
に形成されている。すなわち。

第１導電型領域としてのｎ−型エピタキシャル層３を挾
んで２つの第２導電型領域が横方向に配設されている。

２つの第２導電型領域はｐ十型拡散層６１゜６２であっ
て、その一方がコレクタ領域として、またその他方がエ
ミッタ領域として機能する。そして、一方の第２導電型
領域すなわちコレクタ領域となるｐ十型拡散層６２が上
記外部入方端子バッドＰｉ側に接続される。このとき、
そのコレクタ領域となるｐ十型拡散層６２の大きさは、
エミッタ領域となるｐ十型拡散層６１と同じかそれより
も大きく形成される。この実施例では、両者がほぼ同じ
大きさに形成されている。拡散層６１．６２は互いに対
向するように配置されており、レイアウト面積の縮小が
図られている。またこれにより寄生容量も小とできる。

さらに、上記ｐｎｐ型バイポーラトランジスタＱ１につ
いては、ベース領域をなすｎ−型エピタキシャル層３に
高導電不純物濃度の計型コレクタ拡散層（ＣＮ＋）８１
が形成され、このｎ十型コレクタ拡散層８１からアルミ
ニウム配線９によってベース電極が取出されている。こ
のベース電極は、同じくアルミニウム配線９によって取
出されたエミッタ電極と共に正の電源ｖｃｏに接続され
ている。

また、ｐ十型拡散層６２からアルミニウム配線９によっ
て取出されているコレクタ電極は、抵抗Ｒｉを直列に介
して内部回路１０の入力側にも接続されている。

第３図は、第２図に示した過電圧保護素子の等価回路を
示す。

第３図に示す過電圧保護素子の回路は、先ず、同図（ａ
）に示すように、ｐｎｐ型バイポーラトランジスタＱ１
とｎｐｎ型バイポーラトランジスタＱ２の各コレクタ（
６２，３）側が外部入力端子パラドルｔ側にそれぞれ接
続されている。これとともに、ｐｎｐ型バイポーラトラ
ンジスタＱ１のベースとエミッタが正の電源ＶＣ（Ｋ、
　ｎ　ｐ　ｎ型バイポーラトランジスタＱ２のベースと
エミッタが接地電位にそれぞれ接続されている。このと
き、入力端子パッドＰｉｎに正負いずれの高圧サージも
印加されていない場合、各トランジスタＱｌ、Ｑ２はそ
れぞれ、そのベース・エミッタ間電圧がほぼＯ（ゼロ）
になることにより、いずれも０ＦＦ（非導通）状態を維
持する。これにより、入力端子パッドＰ１に与えられた
信号は、その２つのトランジスタＱｌ　、Ｑ２に関係な
く、内部回路１０の入力側まで正常に導かれる。

ここで、同図（ｂ）に示すように、上記入力端子パッド
Ｐ１に正の高圧サージ電源＋Ｖｐが接続されると、ｐｎ
ｐ型バイポーラトランジスタＱ１がインバース・トラン
ジスタとして動作するようになる。

すると、このｐｎｐ型バイポーラトランジスタＱ１は、
入力端子パラドルｔ側からベース電流の供給を受けてＯ
Ｎ（導通）状態となる。これにより、入力端子パッドＰ
ｉｎに印加された正の高圧サージは、そのｐｎｐ！バイ
ポーラトランジスタＱ１のコレクターエミッタを通って
電源ｖｃｃ側にバイパスされる。この結果、内部回路１
０は、その入力側電位が電源ＶＣＣの電圧付近にまでク
ランプされることにより、上記高圧サージ電源＋Ｖｐか
も確実に保咥されるようになる。

また、同図（ｃ）Ｋ示すように、上記入力端子パッドＰ
１に負の高圧サージ電源−Ｖｐが接続されると、今度は
、ｎｐｎ型バイポーラトランジスタＱ２がインバース・
トランジスタとして動作するようになる。このｒ３ｐｎ
！バイポーラトランジスタＱ２は、入力端子バッドＰｉ
側からベース電流の供給を受けてＯＮ（導通）状態とな
る。これにより。

入力端子パッドＰｉｎに印加された負の高圧サージは、
そのｎｐｎ型バイポーラトランジスタＱ１のコレクター
エミッタを通って電源ＶＣＣの負側すなわちここでは接
地電位側にバイパスされる。この結果、内部回路１０は
、その入力側電位が接地電位付近にまでクランプされる
ことにより、上記高圧サージ電源−Ｖｐから確実に保護
されるようになる。

以上のようにして、正極性の高圧サージあるいは負極性
の高圧サージから内部回路１０を保護することができる
のであるが、ここで注目すべきことは、上記高圧サージ
が、比較的大きな導電領域をもつコレクタ領域に導かれ
てバイパスされるようになっているということである。

このように比較的大きな導電領域に高圧サージを導くこ
とにより、その高圧サージのエネルギーが分散され、こ
れにより保護素子を構成するバイポーラトランジスタ忙
おけるエミッタとベース間の接合が破壊され離くなり、
この結果、規模の大きな高圧サージに対しても破壊され
ることなく確実に保護動作な行なうことができるように
なる。

〔効果〕

（１）ｐｎｐ型バイポーラトランジスタとｎｐｎ型バイ
ポーラトランジスタの各コレクタ側を外部端子側にそれ
ぞれ接続するとともに、ｐｎｐ型バイポーラトランジス
タのベースとエミッタを電源の正側に、ｎｐｎ型バイポ
ーラトランジスタのベースとエミッタを電源の負側にそ
れぞれ接続し、正の過電圧が印加されたときにｐｎｐ型
バイポーラトランジスタを、負の過電圧が印加されたと
きにｎｐｎ型バイポーラトランジスタをそれぞれインバ
ース・トランジスタとして導通動作させるようにしたこ
とにより、正負いずれの極性の高圧サージに対しても保
護素子として動作することができる、という効果が得ら
れる。

（２）これとともに、高圧サージを比較的大きな導電領
域からなるコレクタ領域に導くことによって、該高圧サ
ージのエネルギーを分散させることができ、これにより
、過電圧保護素子自身の耐久性を高めて、規模の大きな
高圧サージからも被保護回路を確実に保護できる、とい
う効果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記被保護
回路１０の入力側に挿入した抵抗Ｒ１は省略してもよい
。また、上記２つのバイポーラトランジスタＱｌ、Ｑ２
はそれぞれ単独で過電圧保護機能を有する。従って、正
負いずれか一方の極性の高圧サージに対してだけ選択的
に強い保護効果を求める場合には、それいずれか一方の
バイポーラトランジスタＱ１あるいはＱ２を設けるだけ
でよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ型半導体
集積回路装置の過電圧保護素子に適用した場合について
説明したが、それに限定されるものではなく１例えば、
Ｃ−ＭＯＳ型あるいはバイポーラ７ＭＯ８混在型の半導
体集積回路装置の過電圧保護素子にも適用できる。

【図面の簡単な説明】

第１図は従来の過電圧保護素子の一例を示す図。 第２ｍｌの発明による過電圧保護素子の一実施例を示す
断面図および平面レイアウト図。 第３’５−２図に示した過電圧保護素子の等価回路を示
す図である。 １・・・ｐ−型シリコン半導体基板、２・・・ｎ十型埋
込層、３・・・第１導電型領域（ｎ−型エピタキシャル
層）。 ４・・・ｐ＋＋分離拡散層、５・・・部分酸化膜、６１
．６２・・・第２導電型領琥（ｐ＋型型数散層、６３・
・・第２導電型領域（ｐ型ベース拡散層）、７・・・第
１導電型領域（ｎ生型エミッタ拡散層）、８１．８２・
・・１型コレクタ拡散層（ＣＮ＋）、９・・・アルミニ
ウム配線、１０・・・被保護回路（内部回路）、Ｒｉ・
・・抵抗、ｖｃｃ・・・電源（正）、Ｑｌ・・・ラテラ
ル型構造のｐｎｐ型バイポーラトランジスタ、Ｑ２・・
・垂直型構造のｎｐｎ型バイポーラトランジスｚ、ｐｔ
・・・入力端子パッド、＋Ｖｐ・・・正の高圧サージ電
源、−Ｖｐ・・・負第　　１　　図 β２ ｃｃ

Claims (1)

1. 【特許請求の範囲】 １、過電圧印加時だけ導通して電圧クランプ動作を行な
   うバイポーラトランジスタを用いて構成される能動タイ
   プの過電圧保護素子であって、上記バイポーラトランジ
   スタとして、ｐｎｐ型バイポーラトランジスタとｎｐｎ
   型バイポーラトランジスタを使用し、各トランジスタの
   コレクタ側を外部端子側にそれぞれ接続するとともに、
   ｐｎｐ型バイポーラトランジスタのベースとエミッタを
   電源の正側に、ｎｐｎ型バイポーラトランジスタのベー
   スとエミッタを電源の負側にそれぞれ接続し、正の過電
   圧が印加されたときにｐｎｐ型バイポーラトランジスタ
   を、負の過電圧が印加されたときにｎｐｎ型バイポーラ
   トランジスタをそれぞれインバース・トランジスタとし
   て導通動作させるようにしたことを特徴とする過電圧保
   護素子。 ２、上記２つのトランジスタの共通コレクタを半導体集
   積回路装置の端子パッドに接続する一方、この共通コレ
   クタを抵抗を介して被保護回路の入力側に接続したこと
   を特徴とする特許請求の範囲第１項記載の過電圧保護素
   子。 ３、過電圧印加時だけ導通して電圧クランプ動作を行な
   うバイポーラトランジスタを用いて構成される能動タイ
   プの過電圧保護素子であって、上記バイポーラトランジ
   スタとして、第１導電型領域内に第２導電型領域を形成
   し、さらにこの第２導電型領域内に第１導電型領域を形
   成してなる垂直型バイポーラトランジスタを使用すると
   ともに、このバイポーラトランジスタの最外側の第１導
   電型領域を外部端子側に接続したことを特徴とする過電
   圧保護素子。 ４、過電圧印加時だけ導通して電圧クランプ動作を行な
   うバイポーラトランジスタを用いて構成される能動タイ
   プの過電圧保護素子であって、上記バイポーラトランジ
   スタとして、第１導電型領域を挾んで２つの第２導電型
   領域を横方向に配設してなるラテラル型バイポーラトラ
   ンジスタを使用するとともに、一方の第１導電型領域を
   外部端子側に接続し、さらにその一方の第１導電型領域
   の大きさが他方の第１導電型領域と同じかそれよりも大
   きく形成されていることを特徴とする過電圧保護素子。