JPH0750783B2 - 静電保護回路 - Google Patents
静電保護回路Info
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- JPH0750783B2 JPH0750783B2 JP23146486A JP23146486A JPH0750783B2 JP H0750783 B2 JPH0750783 B2 JP H0750783B2 JP 23146486 A JP23146486 A JP 23146486A JP 23146486 A JP23146486 A JP 23146486A JP H0750783 B2 JPH0750783 B2 JP H0750783B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタの静電破壊保護回路、特
に雑音によって誤動作することのない静電破壊保護回路
に関する。
に雑音によって誤動作することのない静電破壊保護回路
に関する。
従来、この種の静電破壊保護回路（以後、保護回路）と
してはPN接合ダイオードや、ゲート・ドレイン間が短絡
されたMOS電界効果トランジスタや、エミッタ・ベース
間が短絡されたバイポーラ・ラテラルトランジスタ（以
後、Bip Tr）は、内部回路に悪影響を与えない、外
部からの静電気よる内部破壊に対して最も耐性が大き
い、との理由によって広く採用されている。このBip Tr
による保護回路は、第５図（Ａ）で示されるような平面
形状をもち、そのＹ−Ｙ′で切断された断面が第５図
（Ｂ）のような形状をもつものが一般的であった。すな
わち、外部リードからボンデイングパッド51に導かれた
電気信号はＮ型基板56に形成されたP-型の深い拡散領域
53中のＮ型拡散領域52に接続される。このＮ型拡散領域
52は実質的にBip Trのコレクタとして働く、一方コレク
タを収容している深いP-型の拡散領域53をベース、さら
にこのベースに存在する他のＮ型拡散領域54をエミッ
タ，エミッタ・コレクタを取り囲むように設置された高
濃度Ｐ型拡散領域55をベース電極としている。高濃度Ｐ
型拡散領域55とＮ型拡散領域54とは配線59で接続されて
接地電位が与えられている。Ｎ型拡散領域52はボンデイ
ングパッド51につながる配線57に接続されて、集積回路
の内部回路に接続されている。58はN+のチャンネルスト
ッパーである。
してはPN接合ダイオードや、ゲート・ドレイン間が短絡
されたMOS電界効果トランジスタや、エミッタ・ベース
間が短絡されたバイポーラ・ラテラルトランジスタ（以
後、Bip Tr）は、内部回路に悪影響を与えない、外
部からの静電気よる内部破壊に対して最も耐性が大き
い、との理由によって広く採用されている。このBip Tr
による保護回路は、第５図（Ａ）で示されるような平面
形状をもち、そのＹ−Ｙ′で切断された断面が第５図
（Ｂ）のような形状をもつものが一般的であった。すな
わち、外部リードからボンデイングパッド51に導かれた
電気信号はＮ型基板56に形成されたP-型の深い拡散領域
53中のＮ型拡散領域52に接続される。このＮ型拡散領域
52は実質的にBip Trのコレクタとして働く、一方コレク
タを収容している深いP-型の拡散領域53をベース、さら
にこのベースに存在する他のＮ型拡散領域54をエミッ
タ，エミッタ・コレクタを取り囲むように設置された高
濃度Ｐ型拡散領域55をベース電極としている。高濃度Ｐ
型拡散領域55とＮ型拡散領域54とは配線59で接続されて
接地電位が与えられている。Ｎ型拡散領域52はボンデイ
ングパッド51につながる配線57に接続されて、集積回路
の内部回路に接続されている。58はN+のチャンネルスト
ッパーである。
このような形状のもとでベースとエミッタを配線59で電
気的に短絡しているので等価回路は第５図（Ｃ）のよう
な回路となる。ボンデイングパッド51につながる外部端
子に正の静電気が印加された場合はBip TrのBVCES電圧
によるブレークダウンによりそれ以上の電圧は内部回路
に加されない。一方外部端子に負の静電気が印加された
場合は、Bip Trのベースをアノード，コレクタをカソー
ドとするダイオードが活性化して衝撃電圧を吸収する。
気的に短絡しているので等価回路は第５図（Ｃ）のよう
な回路となる。ボンデイングパッド51につながる外部端
子に正の静電気が印加された場合はBip TrのBVCES電圧
によるブレークダウンによりそれ以上の電圧は内部回路
に加されない。一方外部端子に負の静電気が印加された
場合は、Bip Trのベースをアノード，コレクタをカソー
ドとするダイオードが活性化して衝撃電圧を吸収する。
ところで上述した従来の保護回路においてベースとして
利用される深いＰ型拡散領域53はＮ型基板26との間で、
電源電圧の絶対最大定格以上の耐圧を必要とする。した
がってその不純物濃度は低く接合は深くすることが必要
である。さらにこの拡散領域53は集積回路の内部素子用
としても用いられる領域と同一工程で形成されるので内
部素子のMOS電界効果トランジスタの特性を保つために
も十分不純物濃度を低くすることが必要である。ところ
でBip Trの衝撃電流引き能力を大きくとるためにラテラ
ルトランジスタのベース幅（第５図（Ａ），（Ｂ）のＬ
で示す）は従来から用いられているゲート・ドレイン間
の短絡されたMOS電界効果トランジスタによる保護素子
のゲート幅（15μｍ）に比べて１〜５μｍ程度に狭くし
なくてはならない。この時、Ｎ型領域52,54間の活性ベ
ース領域のベース抵抗は中央部（点Ａ）付近がベース電
極用のＰ＋領域55から離れているため著しく高くなり、
80kΩ〜200kΩとなる。一方、周辺のＢ点付近はベース
電極用のＰ＋領域55に近いためベース抵抗が低い。した
がってこのような保護回路はあたかもベース抵抗の異な
るトランジスタが並列にはいった第５図（Ｄ）のような
等価回路で書き表わせる。ところで、かかる保護素子に
内部発生あるいは電気や光等の外部誘因によるノイズ等
が与えられると、ベース抵抗によって活性ベース領域の
電位にバラツキが生じ、回路図上はエミッタ・ベースが
短絡されているにもかかわらず、エミッタ・ベース接合
は中央部で瞬時に順方向にバイアスされ配線57,59間が
短絡されてラッチアップ状態に陥り正常な入力信号を集
積回路の内部回路に与えなくなる危険性がある。
利用される深いＰ型拡散領域53はＮ型基板26との間で、
電源電圧の絶対最大定格以上の耐圧を必要とする。した
がってその不純物濃度は低く接合は深くすることが必要
である。さらにこの拡散領域53は集積回路の内部素子用
としても用いられる領域と同一工程で形成されるので内
部素子のMOS電界効果トランジスタの特性を保つために
も十分不純物濃度を低くすることが必要である。ところ
でBip Trの衝撃電流引き能力を大きくとるためにラテラ
ルトランジスタのベース幅（第５図（Ａ），（Ｂ）のＬ
で示す）は従来から用いられているゲート・ドレイン間
の短絡されたMOS電界効果トランジスタによる保護素子
のゲート幅（15μｍ）に比べて１〜５μｍ程度に狭くし
なくてはならない。この時、Ｎ型領域52,54間の活性ベ
ース領域のベース抵抗は中央部（点Ａ）付近がベース電
極用のＰ＋領域55から離れているため著しく高くなり、
80kΩ〜200kΩとなる。一方、周辺のＢ点付近はベース
電極用のＰ＋領域55に近いためベース抵抗が低い。した
がってこのような保護回路はあたかもベース抵抗の異な
るトランジスタが並列にはいった第５図（Ｄ）のような
等価回路で書き表わせる。ところで、かかる保護素子に
内部発生あるいは電気や光等の外部誘因によるノイズ等
が与えられると、ベース抵抗によって活性ベース領域の
電位にバラツキが生じ、回路図上はエミッタ・ベースが
短絡されているにもかかわらず、エミッタ・ベース接合
は中央部で瞬時に順方向にバイアスされ配線57,59間が
短絡されてラッチアップ状態に陥り正常な入力信号を集
積回路の内部回路に与えなくなる危険性がある。
本発明の静電保護回路は、一導電型不純物領域に離間し
て形成された反対導電型の第１および第２の不純物領域
と、前記第１および第２の不純物領域の周囲に配設され
た第１の高濃度の一導電型不純物領域と、前記第１の不
純物領域の前記第２の不純物領域と対向する辺方向の中
央部付近に前記第１および第２の不純物領域間の一導電
型の不純物領域に連続して設けられた第２の高濃度の一
導電型領域とを有し、前記第１の不純物領域および前記
第１と第２の高濃度の一導電型不純物領域に基準電位が
印加され、前記第２の不純物領域に入力信号が印加され
たものである。
て形成された反対導電型の第１および第２の不純物領域
と、前記第１および第２の不純物領域の周囲に配設され
た第１の高濃度の一導電型不純物領域と、前記第１の不
純物領域の前記第２の不純物領域と対向する辺方向の中
央部付近に前記第１および第２の不純物領域間の一導電
型の不純物領域に連続して設けられた第２の高濃度の一
導電型領域とを有し、前記第１の不純物領域および前記
第１と第２の高濃度の一導電型不純物領域に基準電位が
印加され、前記第２の不純物領域に入力信号が印加され
たものである。
本発明によれば、他の一導電型不純物領域によってラテ
ラルバイポーラトランジスタのベース抵抗が高くなりや
すい部分のベース抵抗が低くされているので、雑音等に
よってラテラルバイポーラトランジスタが不所望に導通
することはない。
ラルバイポーラトランジスタのベース抵抗が高くなりや
すい部分のベース抵抗が低くされているので、雑音等に
よってラテラルバイポーラトランジスタが不所望に導通
することはない。
次に、本発明を図面を用いてより詳細に説明する。
第１図（Ａ）は本発明の第１の実施例の平面図で、16は
Ｎ型半導体基板,11は外部端子接続用ボンデイングパッ
ド,12はBip Trのコレクタとして働くＮ型拡散領域,15は
高濃度Ｐ型不純物からなるベース電極接続領域,14はエ
ミッタとして働くＮ型拡散領域,13はＰ型のベース領域
であり、17,19は配線,18はＮ＋型チャンネルストッパー
である。エミッタとしてのＮ型拡散領域14の中央部の表
面にはベース電極接続領域15と同時に形成されるＰ型拡
散領域10が重畳して形成されている。ベース電極接続領
域15,P型拡散領域10およびエミッタとしてのＮ型拡散領
域14は接地電位の与えられる配線19で短絡されている。
このような領域を設けることにより活性なエミッタ面積
はやや減小するものの、活性ベース領域内の最もベース
抵抗が高かった部分の抵抗値が低くなりかつベース抵抗
が最も高くなる位置は平面的に分離されそれぞれの点で
の抵抗値は従来例の1/4程度の20kΩ〜50kΩに低下す
る。したがって電気的ノイズ，光ノイズ等によって生ず
るエミッタ・ベースの順方向へのバイアスも浅くなり、
不所望にラテラルバイポーラトランジスタが導通するこ
とはない。
Ｎ型半導体基板,11は外部端子接続用ボンデイングパッ
ド,12はBip Trのコレクタとして働くＮ型拡散領域,15は
高濃度Ｐ型不純物からなるベース電極接続領域,14はエ
ミッタとして働くＮ型拡散領域,13はＰ型のベース領域
であり、17,19は配線,18はＮ＋型チャンネルストッパー
である。エミッタとしてのＮ型拡散領域14の中央部の表
面にはベース電極接続領域15と同時に形成されるＰ型拡
散領域10が重畳して形成されている。ベース電極接続領
域15,P型拡散領域10およびエミッタとしてのＮ型拡散領
域14は接地電位の与えられる配線19で短絡されている。
このような領域を設けることにより活性なエミッタ面積
はやや減小するものの、活性ベース領域内の最もベース
抵抗が高かった部分の抵抗値が低くなりかつベース抵抗
が最も高くなる位置は平面的に分離されそれぞれの点で
の抵抗値は従来例の1/4程度の20kΩ〜50kΩに低下す
る。したがって電気的ノイズ，光ノイズ等によって生ず
るエミッタ・ベースの順方向へのバイアスも浅くなり、
不所望にラテラルバイポーラトランジスタが導通するこ
とはない。
第２図は本発明の第２の実施例でエミッタ領域24を２分
割してその間に高濃度Ｐ型ベース電極取出領域25に連続
する高濃度Ｐ型領域20を伸長させて活性ベース領域に突
出させて、活性ベース中央部のベース抵抗を下げたもの
である。第１の実施例に比べてＰ型領域20に配線29を接
触させる必要がなく、Ｐ型領域20の面積を小さくでき、
エミッタ面積の減少を最小限に抑えることができる。
割してその間に高濃度Ｐ型ベース電極取出領域25に連続
する高濃度Ｐ型領域20を伸長させて活性ベース領域に突
出させて、活性ベース中央部のベース抵抗を下げたもの
である。第１の実施例に比べてＰ型領域20に配線29を接
触させる必要がなく、Ｐ型領域20の面積を小さくでき、
エミッタ面積の減少を最小限に抑えることができる。
第３図は本発明の第３の実施例でBip Trをマルチエミッ
タ化して、エミッタとしての複数のＮ型領域34を形成し
たものである。このような形状にすることにより、エミ
ッタ・コレクタ対向面積を増加することができ静電破壊
耐量をさらに向上させられる。第３の実施例で示したよ
うに静電破壊耐量を一そう向上させるにはバイポーラト
ランジスタの吸込み電流能力を増大させればよくベース
幅とともにエミッタ・コレクタ対向面積も重要な要素で
あり、マルチエミッタ化・マルチコレクタ化等を実施す
れば良い。またエミッタ，コレクタを分割する必然性は
なく、それぞれを連続した広い領域（いわゆる櫛形）と
しても良い。
タ化して、エミッタとしての複数のＮ型領域34を形成し
たものである。このような形状にすることにより、エミ
ッタ・コレクタ対向面積を増加することができ静電破壊
耐量をさらに向上させられる。第３の実施例で示したよ
うに静電破壊耐量を一そう向上させるにはバイポーラト
ランジスタの吸込み電流能力を増大させればよくベース
幅とともにエミッタ・コレクタ対向面積も重要な要素で
あり、マルチエミッタ化・マルチコレクタ化等を実施す
れば良い。またエミッタ，コレクタを分割する必然性は
なく、それぞれを連続した広い領域（いわゆる櫛形）と
しても良い。
以上の実施例においては保護素子はバイポーラトランジ
スタ単独で用いたが、他の保護素子と合成することによ
りいっそうの効果が得られる。すなわち第４図の第４の
実施例に示すようにポリシリコン410による抵抗等の抵
抗体のボンデイングパッド41とコレクタとしてのＮ型領
域42間の配線47に挿入しても良い。また厚い酸化膜のオ
ン電圧を利用するMOSトランジスタやゲートコントロー
ルダイオード等と組み合わせても良い。またMOSトラン
ジスタを保護素子とする保護回路においてもそのゲート
領域の一部にバックゲート電極取り出し用領域を設置す
る方式に本発明を適用することも可能である。
スタ単独で用いたが、他の保護素子と合成することによ
りいっそうの効果が得られる。すなわち第４図の第４の
実施例に示すようにポリシリコン410による抵抗等の抵
抗体のボンデイングパッド41とコレクタとしてのＮ型領
域42間の配線47に挿入しても良い。また厚い酸化膜のオ
ン電圧を利用するMOSトランジスタやゲートコントロー
ルダイオード等と組み合わせても良い。またMOSトラン
ジスタを保護素子とする保護回路においてもそのゲート
領域の一部にバックゲート電極取り出し用領域を設置す
る方式に本発明を適用することも可能である。
以上説明してきたように、本発明は、従来のBip Trを用
いた保護回路の活性ベース領域にベース抵抗を下げるこ
とを目的としてベース電極を設置することにより、プロ
セスおよび保護回路の形状を大幅に変更することなく、
雑音による誤動作の少い静電保護回路を得ることができ
る。
いた保護回路の活性ベース領域にベース抵抗を下げるこ
とを目的としてベース電極を設置することにより、プロ
セスおよび保護回路の形状を大幅に変更することなく、
雑音による誤動作の少い静電保護回路を得ることができ
る。
第１図（Ａ）は本発明の第１の実施例の平面図、第１図
（Ｂ）は同図（Ａ）のＸ−Ｘ′で切断した本発明の第１
の実施例の断面図、第２〜４図はそれぞれ本発明の第２
〜４の実施例の断面図、第５図（Ａ）は従来の保護回路
の平面図、第５図（Ｂ）は同図（Ａ）のＹ−Ｙ′の線で
切断した従来例の断面図、第５図（Ｃ）は従来の保護回
路の等価回路、第５図（Ｄ）は従来の保護回路の欠点を
説明する等価回路である。 11,21,31,41,51……ボンデイングパッド、12,22,32,42,
52……Ｎ型拡散領域（コレクタ）、13,23,33,43,53……
P-型ベース領域、14,24,34,44,54……Ｎ型拡散領域（エ
ミッタ）、15,25,35,45,55……ベース電極取出領域、1
6,26……Ｎ型基板、17,19,27,29,37,39,47,49,57,59…
…配線、18,28,38,48,58……N+型チャンネルストッパ
ー、10,20,30,40……Ｐ型拡散領域、410……ポリシリコ
ン（抵抗）。
（Ｂ）は同図（Ａ）のＸ−Ｘ′で切断した本発明の第１
の実施例の断面図、第２〜４図はそれぞれ本発明の第２
〜４の実施例の断面図、第５図（Ａ）は従来の保護回路
の平面図、第５図（Ｂ）は同図（Ａ）のＹ−Ｙ′の線で
切断した従来例の断面図、第５図（Ｃ）は従来の保護回
路の等価回路、第５図（Ｄ）は従来の保護回路の欠点を
説明する等価回路である。 11,21,31,41,51……ボンデイングパッド、12,22,32,42,
52……Ｎ型拡散領域（コレクタ）、13,23,33,43,53……
P-型ベース領域、14,24,34,44,54……Ｎ型拡散領域（エ
ミッタ）、15,25,35,45,55……ベース電極取出領域、1
6,26……Ｎ型基板、17,19,27,29,37,39,47,49,57,59…
…配線、18,28,38,48,58……N+型チャンネルストッパ
ー、10,20,30,40……Ｐ型拡散領域、410……ポリシリコ
ン（抵抗）。
Claims (1)
- 【請求項１】一導電型不純物領域に離間して形成された
反対導電型の第１および第２の不純物領域と、前記第１
および第２の不純物領域の周囲に配設された第１の高濃
度の一導電型不純物領域と、前記第１の不純物領域の前
記第２の不純物領域と対向する辺方向の中央部付近に前
記第１および第２の不純物領域間の一導電型の不純物領
域に連続して設けられた第２の高濃度の一導電型領域と
を有し、前記第１の不純物領域および前記第１と第２の
高濃度の一導電型不純物領域に基準電位が印加され、前
記第２の不純物領域に入力信号が印加されることを特徴
とする静電保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23146486A JPH0750783B2 (ja) | 1986-09-29 | 1986-09-29 | 静電保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23146486A JPH0750783B2 (ja) | 1986-09-29 | 1986-09-29 | 静電保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386477A JPS6386477A (ja) | 1988-04-16 |
| JPH0750783B2 true JPH0750783B2 (ja) | 1995-05-31 |
Family
ID=16923915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23146486A Expired - Lifetime JPH0750783B2 (ja) | 1986-09-29 | 1986-09-29 | 静電保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750783B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2644342B2 (ja) * | 1989-09-01 | 1997-08-25 | 東芝マイクロエレクトロニクス株式会社 | 入力保護回路を備えた半導体装置 |
| JP3708764B2 (ja) | 1999-09-07 | 2005-10-19 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
-
1986
- 1986-09-29 JP JP23146486A patent/JPH0750783B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6386477A (ja) | 1988-04-16 |
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