JP2644342B2 - 入力保護回路を備えた半導体装置 - Google Patents

入力保護回路を備えた半導体装置

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は外部端子周辺に形成された回路素子の静電
破壊を防止するために設けられた入力保護回路を備えた
半導体装置に関する。
（従来の技術） 半導体装置では、人体等に帯電した静電気が放電する
いわゆるESD（electro static discharge）により、高
電圧が入力ピンに印加して内部素子が静電破壊されるこ
とがある。この静電破壊を防止するために例えば半導体
装置の信号入力用のパッドから内部素子の入力バッファ
に至るまでの間には第４図の等価回路に示すような入力
保護回路が設けられている。
信号入力用のパッド41は、拡散層等による寄生抵抗42
および配線層による寄生抵抗43を介して入力バッファ44
の入力端に接続されている。寄生抵抗42と43の間には寄
生バイポーラトランジスタ45,46が構成されている。
この両寄生バイポーラトランジスタ45,46の各ベース
は基板電位VBBに保持されており、前記パッド41に加え
られたマイナスの静電荷はトランジスタ45を介して電源
電圧Vccに、プラスの静電荷はトランジスタ46を介して
接地側の電源電圧Vssにそれぞれ吸収される。
しかしながら最近、半導体装置の高集積化およびチッ
プサイズの増大に伴なって、このような寄生バイポーラ
トランジスタのパターンエリアはあまり大きくとれなく
なってきている。これに対してチップサイズの増大に伴
ないチップ内の電源線の抵抗等は増大する傾向にあるた
め、静電放電のような過剰な電流を流す際に、前記寄生
バイポーラトランジスタでは十分な電流を流しきれず、
すぐ付近の基板上におある回路素子のゲートやジャンク
ションを破壊してしまう。
（発明が解決しようとする課題） このように従来では半導体装置の高集積化およびチッ
プサイズの増大に伴なって、寄生バイポーラトランジス
タのパターンエリアはあまり大きくとれなくなってきて
いる。また、チップサイズの増大に伴ない、チップ内の
電源線の抵抗等は増大する傾向にあるため、静電放電の
ような過剰な電流を流す際に、前記寄生バイポーラトラ
ンジスタでは十分な電流を流しきれず、すぐ付近の基板
上にある回路素子のゲートやジャンクションを破壊して
しまうという欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、静電破壊防止能力が向上する構造
の入力保護回路を備えた半導体装置を提供することにあ
る。
［発明の構成］ （課題を解決するための手段） 第１導電型の半導体基板に形成される能動素子を有し
た半導体集積回路装置へ印加される高電圧に対処するた
めの入力保護回路を備えた半導体装置において、前記基
板の表面領域に、電源電位が供給されるそれぞれ独立し
た第２導電型の第１半導体領域及び接地電位が供給され
るそれぞれ独立した第２導電型の第２半導体領域が交互
に並行して配列され、これら配列のピッチは並行する前
記第１または第２の半導体領域の長手方向の長さよりも
短い距離を有し、前記第１半導体領域を各々コレクタ、
前記第２半導体領域を各々エミッタ、前記コレクタとエ
ミッタが交互に並行して配設されるその間の前記基板中
の一部領域をベース領域とし、前記２つのコレクタの間
に設けられたエミッタはそれら各２つのコレクタに対し
て共有され、前記２つのエミッタの間に設けられたコレ
クタはそれら各２つのエミッタに対して共有される、分
割された寄生バイポーラトランジスタを構成する入力保
護用の寄生バイポーラトランジスタ・ユニットと、前記
入力保護用の寄生バイポーラトランジスタ・ユニットの
保護機能を越える高電圧が前記第１の半導体領域に印加
されたときに発生する過剰電流を吸収するため、前記能
動素子との間において前記入力保護用のバイポーラトラ
ンジスタ・ユニットの形成領域を取り囲むように前記基
板の表面領域に形成され、高濃度不純物を有して前記基
板の電位に接続される第１導電型の第３半導体領域とを
具備することを特徴とする。
また、この発明は、第１導電型の半導体基板に形成さ
れる能動素子を有した半導体集積回路装置へ印加される
高電圧に対処するための入力保護回路を備えた半導体装
置において、前記基板の表面領域に、外部端子に接続さ
れるそれぞれ独立した第２導電型の第１半導体領域及び
接地電位が供給されるそれぞれ独立した第２導電型の第
２半導体領域が交互に並行して配列され、これら配列の
ピッチは並行する第１または第２の半導体領域の長手方
向の長さよりも短い距離を有し、前記第１半導体領域を
各々コレクタ、前記第２半導体領域を各々エミッタ、前
記コレクタとエミッタが交互に並行して配設されるその
間の前記基板中の一部領域をベース領域とし、前記２つ
のコレクタの間に設けられたエミッタはそれら各２つの
コレクタに対して共有され、前記２つのエミッタの間に
設けられたコレクタはそれら各２つのエミッタに対して
共有される、分割された寄生バイポーラトランジスタを
構成する入力保護用の寄生バイポーラトランジスタ・ユ
ニットと、前記入力保護用の寄生バイポーラトランジス
タ・ユニットの保護機能を越える高電圧が前記第１の半
導体領域に印加されたときに発生する過剰電流を吸収す
るため、前記能動素子と前記入力保護用のバイポーラト
ランジスタ・ユニットの形成領域との間の前記基板の表
面領域に形成され、高濃度不純物を有して前記基板の電
位に接続される第１導電型の第３半導体領域とを具備す
ることを特徴とする。
（作用） この発明では、寄生バイポーラトランジスタの形成領
域の外側に形成された第３半導体領域によって、寄生バ
イポーラトランジスタでは流しきれない過剰な電流を吸
収し、寄生バイポーラトランジスタ付近の回路素子の破
壊を防止する。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
第１図はこの発明に係る入力保護回路を備えた半導体
装置の一実施例の構成を示す断面図である。この実施例
装置の等価回路は前記第４図に示したものと同様であ
り、この第１図の場合、入力保護回路における接地電圧
Vss側の寄生バイポーラトランジスタ46（第４図で図
示）の部分の素子構造の断面図を示している。すなわ
ち、Ｐ型の半導体基板11の表面領域には、N+型の半導体
領域12,13,14が互いに分離して形成される。そのうち１
つの半導体領域12は前記寄生バイポーラトランジスタ46
のコレクタ領域となるものであり、この領域12は配線を
介して外部端子INに接続されている。残りの半導体領域
13,14はそれぞれ前記バイポーラトランジスタ46のエミ
ッタ領域となるものであり、これらの各領域は配線を介
して接地側の電源電圧Vssに接続されている。また前記
半導体基板12と13との間及び半導体基板12と14との間付
近の半導体基板は前記寄生バイポーラトランジスタ46の
ベース領域となる。すなわち、前記寄生バイポーラトラ
ンジスタ46は小さなバイポーラトランジスタ・ユニット
15が複数集合して構成されている。
一方、前記寄生バイポーラトランジスタ46近傍の半導
体基板11の表面領域には、MOSトランジスタのソース，
ドレイン領域として使用されるN+型の半導体領域16,17
が互いに分離して形成され、さらに両領域16,17をまた
ぐように基板上にゲート電極18が形成されている。前記
一対の半導体領域16,17及びゲート電極18からなるMOSト
ランジスタ19は、同一基板に多数形成されている回路素
子の一部であり、この基盤11にはこの他図示しない多数
の素子が形成されている。ここで、前記MOSトランジス
タ19は、外部端子INにESD等の過剰電荷が印加されたと
きに過剰電荷による影響を最も受けやすい位置に形成さ
れている。このため、この実施例の半導体装置では、前
記バイポーラトランジスタ46の形成領域と、前記MOSト
ランジスタ19の形成領域との間にＰ型の不純物が高濃度
に拡散されたP+型の半導体領域20を設けている。
このように半導体領域20を形成したことによって、寄
生バイポーラトランジスタ15のベースとなる基板電位を
VBBとすれば、矢印Ａの付近にかかるVBBと矢印Ｂの付近
にかかるVBBとが異なるようになる。すなわち、外部入
力端子INにESD等の過剰電荷が印加されたときに、寄生
バイポーラトランジスタ15では流しきれない電子P+型の
半導体領域20中の多数の正孔に捕えられて、過剰な電流
を吸収する。この結果、最も静電破壊されやすい位置に
形成されているMOSトランジスタ19の素子破壊を防止で
きる。
第２図はこの発明に係る入力保護回路を備えた半導体
装置の他の実施例の構成を示す断面図である。この実施
例回路図は高電位側の電源電圧Vccと低電圧の電源電圧V
ssとの間に設けられた入力保護回路にこの発明を実施し
たものである。図中、46は前記第１図の実施例と同様に
互いに分離して形成されたN+型の半導体領域12,13,14と
基板とで形成される寄生バイポーラトランジスタであ
る。第１図と異なっている点は、半導体領域12に外部端
子INの代りに電源電圧Vccが接続されたことである。電
源間寄生バイポーラトランジスタ・ユニット21形成領域
の近傍に配置されたMOSトランジスタ19の静電破壊を防
止するため、前記寄生バイポーラトランジスタ46の形成
領域と、前記MOSトランジスタ19の形成領域との間にＰ
型の不純物が高濃度に拡散されたP+型の半導体領域22を
設け、この領域22を基板11と導電型、すなわち電位VBB
に設定している。
第３図はこの発明の一実施例による構成全体を上から
見たパターン平面図である。前記第２図のような電源間
寄生バイポーラトランジスタそれぞれのコレクタとなる
拡散層31、エミッタとなる拡散層が形成されており、V
cc,Vssの各電位が設定されている。P+の半導体領域33
は、この寄生バイポーラトランジスタ形成領域を取り囲
むように形成され、入力保護回路が完成される。このよ
うにすれば、Vccからの過剰な電圧を漏らさず吸収し、
半導体領域33の外部周辺に散在して形成されている第２
図、第３図で示したようなMOSトランジスタ、例えばN+
の半導体領域34,及び35及びゲート電極36からなるMOSト
ランジスタ37のような回路素子群を一様に保護すること
ができるので近傍に形成されている回路素子の静電破壊
防止能力がより一層向上する。
［発明の効果］ 以上説明したようにこの発明によれば、静電破壊耐量
が増大し、信頼性の高い入力保護回路を備えた半導体装
置を提供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例による構成の断面図、第２
図は第１図の応用例による構成の断面図、第３図はこの
発明の一実施例による構成のパターン平面図、第４図は
従来の入力保護回路の構成を示す等価回路図である。 11……Ｐ型半導体基板、12,13,14,16,17,31,32,34,35…
…N+型半導体領域、15,21……寄生バイポーラトランジ
スタ、19,37……MOSトランジスタ、20,22,23……P+型半
導体領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 芳夫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭63−172454（ＪＰ，Ａ) 特開 昭63−86477（ＪＰ，Ａ) 特開 昭57−72376（ＪＰ，Ａ) 特開 昭61−19163（ＪＰ，Ａ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板に形成される能動
    素子を有した半導体集積回路装置へ印加される高電圧に
    対処するための入力保護回路を備えた半導体装置におい
    て、 前記基板の表面領域に、電源電位が供給されるそれぞれ
    独立した第２導電型の第１半導体領域及び接地電位が供
    給されるそれぞれ独立した第２導電型の第２半導体領域
    が交互に並行して配列され、これら配列のピッチは並行
    する前記第１または第２の半導体領域の長手方向の長さ
    よりも短い距離を有し、前記第１半導体領域を各々コレ
    クタ、前記第２半導体領域を各々エミッタ、前記コレク
    タとエミッタが交互に並行して配設されるその間の前記
    基板中の一部領域をベース領域とし、前記２つのコレク
    タの間に設けられたエミッタはそれら各２つのコレクタ
    に対して共有され、前記２つのエミッタの間に設けられ
    たコレクタはそれら各２つのエミッタに対して共有され
    る、分割された寄生バイポーラトランジスタを構成する
    入力保護用の寄生バイポーラトランジスタ・ユニット
    と、 前記入力保護用の寄生バイポーラトランジスタ・ユニッ
    トの保護機能を越える高電圧が前記第１の半導体領域に
    印加されたときに発生する過剰電流を吸収するため、前
    記能動素子との間において前記入力保護用のバイポーラ
    トランジスタ・ユニットの形成領域を取り囲むように前
    記基板の表面領域に形成され、高濃度不純物を有して前
    記基板の電位に接続される第１導電型の第３半導体領域
    と を具備することを特徴とする入力保護回路を備えた半導
    体装置。
  2. 【請求項２】第１導電型の半導体基板に形成される能動
    素子を有した半導体集積回路装置へ印加される高電圧に
    対処するための入力保護回路を備えた半導体装置におい
    て、 前記基板の表面領域に、外部端子に接続されるそれぞれ
    独立した第２導電型の第１半導体領域及び接地電位が供
    給されるそれぞれ独立した第２導電型の第２半導体領域
    が交互に並行して配列され、これら配列のピッチは並行
    する前記第１または第２の半導体領域の長手方向の長さ
    よりも短い距離を有し、前記第１半導体領域を各々コレ
    クタ、前記第２半導体領域を各々エミッタ、前記コレク
    タとエミッタが交互に並行して配設されるその間の前記
    基板中の一部領域をベース領域とし、前記２つのコレク
    タの間に設けられたエミッタはそれら各２つのコレクタ
    に対して共有され、前記２つのエミッタの間に設けられ
    たコレクタはそれら各２つのエミッタに対して共有され
    る、分割された寄生バイポーラトランジスタを構成する
    入力保護用の寄生バイポーラトランジスタ・ユニット
    と、 前記入力保護用の寄生バイポーラトランジスタ・ユニッ
    トの保護機能を越える高電圧が前記第１の半導体領域に
    印加されたときに発生する過剰電流を吸収するため、前
    記能動素子と前記入力保護用のバイポーラトランジスタ
    ・ユニットの形成領域との間の前記基板の表面領域に形
    成され、高濃度不純物を有して前記基板の電位に接続さ
    れる第１導電型の第３半導体領域と を具備することを特徴とする入力保護回路を備えた半導
    体装置。
  3. 【請求項３】前記第３半導体領域は前記入力保護用のバ
    イポーラトランジスタの形成領域を取り囲むように形成
    されたことを特徴とする請求項２記載の入力保護回路を
    備えた半導体装置。
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