DE4343140A1

DE4343140A1 - Halbleiteranordnung zur Beeinflussung der Durchbruchsspannung von Transistoren

Info

Publication number: DE4343140A1
Application number: DE4343140A
Authority: DE
Inventors: Michel Dipl Ing Hartmut; Alfred Dipl Phys Goerlach; Anton Dipl Phys Mindl
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1993-12-17
Filing date: 1993-12-17
Publication date: 1995-06-22
Anticipated expiration: 2013-12-18
Also published as: GB2284931B; ITMI942535A1; DE4343140B4; US5466959A; IT1271285B; GB2284931A; GB9423889D0; JP4018163B2; JPH07201879A; ITMI942535A0

Description

Die Erfindung betrifft eine Halbleiteranordnung zur Beeinflussung der Durchbruchsspannung von Transi storen nach dem Oberbegriff des Anspruchs 1.

Stand der Technik

Eine derartige Halbleiteranordnung zur Spannungsbe grenzung ist beispielsweise aus der DE-OS 32 27 536 bekannt. Dort liegt über einem Raumladungsgebiet des Transistors eine durch eine Oxidschicht ge trennte metallische Deckelektrode, die auf einem durch einen Spannungsteiler bestimmten Potential zwischen Basis und Kollektor liegt. Durch Ein bringen einer n⁺-dotierten Zone, die teilweise die Deckelektrode untergreift, kann die sich in einem schwachdotierten n⁻-Gebiet ausbreitende Raumla dungszone auf Gebiete unter der Deckelektrode begrenzt werden, wenn zwischen Basis und Kollektor eine Sperrspannung U angelegt wird. Die Durch bruchsspannung wird dabei im wesentlichen durch dieses Potential und die Dicke der Oxidschicht bestimmt. Der Spannungsteiler wird dabei durch zwei auch monolithisch integrierbare Widerstände R1 und R2 gebildet. Die im Fall von R1 bzw. R2 gleich Null zwischen Basis und Kollektor erreichbaren Durch bruchsspannungen werden mit U2 bzw. U1 bezeichnet. Dabei bezeichnet U2 die Anreicherungs-, U1 die Verarmungsdurchbruchsspannung. Wird der aus den Wi derständen R1 und R2 bestehende Spannungsteiler mo nolithisch integriert, liegt ein Spannungsteilerwi derstand innerhalb des schwachdotierten n⁻-Kollek torgebietes. Damit die Durchbruchsspannung keine Abhängigkeit von der Stromdichte aufweist, wird hier die Dicke der Oxidschicht über dem schwach dotierten n⁻-Kollektorgebiet, das zwischen der Basis und einem eingebrachten hochdotierten n⁺-Ge biet liegt, geringer gewählt als im restlichen Bereich. Hierdurch wird erreicht, daß der Verar mungsdurchbruch nicht in den dem Spannungsteilerwi derstand benachbarten Gebieten auftritt. Die maxi mal erreichbare Durchbruchsspannung U ist U1 + U2, wenn R1 : R2 = U1 : U2 erfüllt ist. Da die in Planarprozessen üblicherweise verwendeten ther mischen Oxide nicht beliebig dick gemacht werden können, ist die mit einer solchen Anordnung maximal erzielbare Durchbruchsspannung begrenzt.

Aus der DE-OS 40 39 662 ist bekannt, eine Anhebung der Durchbruchsspannung U mittels einer Aufteilung der Deckelektrode in zwei Metallbereiche zu errei chen. Hierbei wird die das hochohmige schwachdo tierte n⁻-Kollektorgebiet völlig überdeckende Deck elektrode durch eine Metallschicht ersetzt, die das Kollektorgebiet nicht mehr vollständig überdeckt. Diese Metallschicht überdeckt nur noch den Übergang zwischen dem schwachdotierten n⁻-Kollektorgebiet und einem hochdotierten n⁺-Kollektorgebiet und wird an den bereits erwähnten Spannungsteiler zwischen Basis und Kollektor angeschlossen. Ein pn-Übergang zwischen dem hochohmigen schwachdotierten n⁻-Kol lektorgebiet und dem Basisgebiet wird mit einer zweiten Metallplatte überdeckt, die sich auf Basis bzw. Emitterpotential befindet. Hierdurch wird erreicht, daß kein Anreicherungsdurchbruch auf tritt. Beim Anlegen einer Sperrspannung zwischen Basis und Kollektor ist die für den Fall R2 = 0 zwi schen Basis und Kollektor erreichbare Durchbruchs spannung U1. U1 ist damit mit der Verarmungsdurch bruchsspannung der aus der DE-OS 32 27 536 be kannten Deckelektrode identisch. Die Durchbruchs spannung zwischen Basis und Kollektor ist hierbei die von dem durch die Widerstände R1 und R2 gebil deten Spannungsteiler hochtransformierte Verar mungsdurchbruchsspannung U1. Hieraus ergibt sich die Beziehung U = U1×(1+R2/R1). Die maximal er reichbare Durchbruchsspannung U zwischen Basis und Kollektor ist nun nicht mehr durch die An reicherungsdurchbruchspannung U2 beeinflußt. Die Obergrenze der Durchbruchsspannung ist nur noch von der Sperrfähigkeit des pn-Überganges zwischen der Basis und dem schwachdotierten n⁻-Kollektorgebiet begrenzt.

Bei allen bekannten Deckelektrodenanordnungen wirkt sich nachteilig aus, daß zwischen einem hochdotier ten n⁺-Kollektorgebiet, das nicht von der Oxid schicht überdeckt ist, im Bereich des Sägegrabens und der benachbarten Deckelektrode ein Potential unterschied von ca. 150-250 Volt besteht. Wird diese Halbleiteranordnung im Randbereich, bei spielsweise bei der Montage oder im Betrieb, beschädigt oder mit Ionen kontaminiert, können Kurzschlüsse oder Leckströme zwischen der Deck elektrode und dem n⁺-Gebiet im Sägegrabengebiet auftreten. Dies führt zu Funktionsausfällen des Halbleiterbauelements. Außerdem können bei unpassi vierten Bauelementen Funkenüberschläge zwischen der Deckelektrode und dem n⁺-Gebiet im Sägegrabengebiet auftreten, die zu einer Schwächung der Oxidschicht und damit zu einem Ausfall führen können.

Vorteile der Erfindung

Die erfindungsgemäße Halbleiteranordnung mit den im Hauptanspruch 1 genannten Merkmalen hat demgegen über den Vorteil, daß ein Potentialunterschied zwischen einem Randbereich der Halbleiteranordnung und der Deckelektrode vermieden wird und so eine erhöhte Robustheit der Halbleiteranordnung gegen über Chipbrüchen und Kontamination der Oberfläche erreicht wird. Darüber hinaus ist eine neuartige, platzsparende Integration eines hochsperrenden Spannungsteilerwiderstand möglich. Dadurch, daß die Deckelektrode aus zwei voneinander getrennten Elektrodenplatten gebildet wird, wobei eine erste Elektrodenplatte einen Übergang zwischen einem hochdotierten n⁺-Kollektorgebiet und einem schwach dotierten n⁻-Kollektorgebiet und eine zweite Elektrodenplatte einen Übergang zwischen dem schwachdotierten n⁻-Kollektorgebiet und einem p-Ba sisgebiet überdeckt, wird sehr vorteilhaft er reicht, daß beim Anlegen einer Sperrspannung zwischen Basis und Kollektor die Durchbruchs spannung der von dem durch die Widerstände gebilde ten Spannungsteiler hochtransformierten Verarmungs spannung entspricht und gleichzeitig zwischen der zweiten Elektrodenplatte und dem hochdotierten n⁺-Kollektorgebiet (Sägegrabengebiet) kein Potential unterschied besteht. Ein Auftreten von Kurzschlüs sen oder Leckströmen zwischen der Elektrode und diesem Gebiet kann somit verhindert werden.

Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den übrigen in den Unteransprüchen genannten Merkmalen.

Zeichnung

Die Erfindung wird nachfolgend in Ausführungs beispielen anhand der zugehörigen Zeichnungen näher erläutert. Es zeigen

Fig. 1 eine Halbleiteranordnung zur internen Spannungsbegrenzung im Teilschnitt;

Fig. 2 eine Halbleiteranordnung zur internen Spannungsbegrenzung mit einem integrierten Spannungsteiler im Teilschnitt und

Fig. 3 eine Draufsicht auf eine Halbleiter anordnung mit integriertem Spannungs teiler.

Beschreibung der Ausführungsbeispiele

Fig. 1 zeigt eine in Planartechnik ausgeführte Halbleiteranordnung 10. Die Halbleiteranordnung 10 besteht aus einem Siliciumchip 12, der einen schwachdotierten n⁻-Bereich 14 und einen hochdo tierten n⁺-Bereich 16 aufweist. Der n⁺-Bereich 16 ist mit einer Metallschicht 18 kontaktiert, die mit einer Kollektoranschlußklemme K versehen ist. In den n⁻-Bereich 14 ist in bekannter Weise ein p-Bereich 20 und ein hochdotierter n⁺-Bereich 22 eindiffundiert. Der p-Bereich 20 ist mit einer Elektrode 24 kontaktiert, die eine Basis anschlußklemme A aufweist. Aus Gründen der Über sichtlichkeit ist die bei einem bipolaren Tran sistor in die Basiszone eingebrachte hochdotierte n⁺-Emitterzone nicht eingezeichnet. Der n⁺-Bereich 22 kann gleichzeitig mit dieser Emitterdotierung eindiffundiert werden. Auf dem Siliziumchip 12 ist eine Oxidschicht 26 aufgebracht, die den p-Bereich 20, den zur Oberfläche des Siliziumchips 12 durchreichenden n⁻-Bereich 14 und den n⁺-Bereich 22 übergreift. Auf der Oxidschicht 26 ist eine erste Elektrodenplatte 28 angeordnet, die einen Übergang 30 zwischen dem n⁺-Bereich 22 und dem n⁻-Bereich 14, den zur Oberfläche des Chips 12 reichenden n⁻-Bereich 14 sowie einen Übergang 32 zwischen dem n⁻-Bereich 14 und dem p-Bereich 20 übergreift. Eine zweite Elektrodenplatte 34 ist zum Teil oberhalb der Oxidschicht 26 angeordnet und zum Teil mit dem n⁺-Bereich 22 kontaktiert. Die Elektrodenplatten 28 und 34 sind in einem Abstand d voneinander ange ordnet. Die Elektrodenplatte 28 wird durch die Oxidschicht 26 von den darunterliegenden Bereichen 20, 14 und 22 des Siliziumchips 12 galvanisch ge trennt. Zwischen der Basisanschlußklemme A und der Kollektoranschlußklemme K ist ein Spannungsteiler 36 mit den Widerständen R1 und R2 geschaltet, des sen Spannungsteileranschluß 38 mit der Elektroden platte 28 verbunden ist. Über eine Spannungsquelle 40 ist eine Sperrspannung U anlegbar.

Die in Fig. 1 gezeigte Halbleiteranordnung 10 übt folgende Funktion aus:
Wird an die Spannungsquelle 40 zwischen der Basis anschlußklemme A und der Kollektoranschlußklemme K eine Sperrspannung U angelegt, begrenzt der hoch dotierte n⁺-Bereich 22 die sich im n⁻-Bereich 14 ausbreitende Raumladungszone auf Gebiete unterhalb der Elektrodenplatte 28. Die zwischen der Basisan schlußklemme A und der Kollektoranschlußklemme K erreichbaren Durchbruchspannungen sind im Fall von R1 bzw. R2 = 0 die Durchbruchsspannung U2 bzw. U1. U2 ist dabei die Anreicherungsdurchbruchspannung und U1 die Verarmungsdurchbruchsspannung der Halb leiteranordnung 10. Die Durchbruchsspannung zwi schen dem Basisanschluß A und Kollektoranschluß K ist dabei die von dem durch die Widerstände R1 und R2 gebildeten Spannungsteiler 36 hochtransformierte Verarmungsspannung U1. Daraus ergibt sich die Be ziehung für die Durchbruchsspannung U:

U = U1×(1+R2/R1)

Dadurch, daß die Elektrodenplatten 28 und 34 ge trennt voneinander angeordnet sind, besitzt der n⁺-Bereich 22 dasselbe Potential wie die Elektroden platte 34. Somit kann zwischen dem Rand des Siliziumchips 12 und der Elektrodenplatte 34 kein Potentialunterschied auftreten, der zu Kurzschlüs sen oder Leckströmen zwischen der aus den Elektro denplatten 28 und 34 bestehenden Elektroden anordnung und dem n⁺-Bereich 22 führen kann. Damit wird die Funktionssicherheit der gezeigten Halblei teranordnung 10 wesentlich erhöht. Der Abstand d zwischen den Elektrodenplatte 28 und 34 muß dabei so gewählt sein, daß zwischen diesen kein elek trischer Funkenüberschlag auftreten kann. Als zu sätzliche Maßnahme kann die gesamte Oberfläche der Halbleiteranordnung 10 mit einer in Fig. 10 nicht gezeigten Passivierungsschicht überdeckt werden.

In der Fig. 2 ist eine weitere Halbleiteranordnung 40 gezeigt, die einen monolithisch integrierten Spannungsteiler aufweist. Gleiche Teile wie in Fig. 1 sind mit gleichen Bezugszeichen versehen und hier nicht nochmals erläutert.

Hier liegt ein Spannungsteilerwiderstand 42 als niedrigdotiertes p⁻-Gebiet unterhalb der Oxid schicht 26. Der Spannungsteilerwiderstand 42 ist hierbei eingebettet in dem n⁻-Gebiet 14 und liegt zwischen einem n⁺-Gebiet 44 und einem n⁺-Gebiet 46. Damit die Durchbruchsspannung U keine Abhängigkeit von der Stromdichte aufweist, muß die Oxidschicht 26 über dem n⁻-Bereich 14 im Bereich zwischen dem p-Bereich 20 und dem n⁺-Bereich 44 eine geringere Dicke aufweisen als in den übrigen Bereichen. Hierdurch wird erreicht, daß der Verarmungsdurch bruch nicht in den dem Spannungsteilerwiderstand 42 benachbarten n⁻-Bereich 14 auftritt. Die Ver ringerung der Oxidschicht 26 in dem genannten Bereich ist aus Gründen der Übersichtlichkeit in Fig. 2 nicht gezeigt. Die Elektrodenplatte 28 überdeckt hier den Übergang 32, den n⁺-Bereich 44 und den Spannungsteilerwiderstand 42 sowie die dazwischenliegenden Gebiete des n⁻-Bereiches 14 und endet einerseits über dem p-Bereich 20 und ande rerseits über dem n⁻-Bereich 14 zwischen dem Spannungsteilerwiderstand 42 und dem n⁺-Bereich 46. Die Elektrodenplatte 28 überlappt dabei den Spannungsteilerwiderstand 42 um eine Weite d1. Der Spannungsteilerwiderstand 42 und der n⁺-Bereich 46 sind voneinander durch eine Weite w getrennt. Die Elektrodenplatte 34 ist zum Teil auf der Oxid schicht 26 angeordnet und zum anderen Teil mit dem n⁺-Bereich 46 kontaktiert. Da die Elektrodenplatte 34 hier wiederum das gleiche Potential wie der n⁺-Bereich 46 aufweist, tritt zwischen dem Rand des Siliziumchips 12 und der Elektrodenplatte 34 kein Potentialunterschied mit den bereits erwähnten Nachteilen auf. Die Weiten d1 und w müssen dabei so gewählt werden, daß bei einem gegebenen Dotierungs verlauf der n⁻-Bereiche 14 des Spannungsteiler widerstandes 42 und des n⁺-Bereiches 46 und bei einer bestimmten Dicke der Oxidschicht 26 die Sperrspannung des Spannungsteilerwiderstandes 42 gegenüber der Katodenanschlußklemme K größer ist als die Durchbruchsspannung U. Der Abstand d zwi schen den Elektrodenplatten 28 und 34 ist wiederum so gewählt, daß kein Funkenüberschlag auftreten kann.

In der Fig. 3 ist eine Draufsicht auf die in Fig. 2 gezeigte Halbleiteranordnung 40 gezeigt, die eine interne Spannungsbegrenzung mit intergiertem Span nungsteiler an einem planaren NPN-Darlington transistor aufweist. Gleiche Teile wie in Fig. 2 sind wiederum mit gleichen Bezugszeichen versehen und hier nicht nochmals erläutert.

Der Spannungsteilerwiderstand 42 bildet eine von der Hauptoberfläche eindiffundierte langgestreckte p-leitende Zone. Die Oberflächenkonzentration des p-Widerstandes beträgt ca. 1,5×10¹⁷ cm^-3. Seine Eindringtiefe in den hochohmigen, 60 Ohm cm n⁻-Be reich 14 ca. 31 µm (dies entspricht einer charak teristischen Länge σ (σ = 2√ gleich 11 µm). Er ist durch die Weite w gleich 125 µm von dem n⁺-Bereich 46 getrennt. Für den n⁺-Bereich 46 wird eine Oberflächenkonzentration von 10²⁰ cm^-3 bei einer charakteristischen Länge von σ gleich 3,6 µm gewählt. Die Dicke der Oxidschicht 26 beträgt 2 µm. Am Ende des Fertigungsprozesses betragen die in Fig. 2 eingetragenen Weiten d und d1 50 bzw. 40 µm. Zwischen dem Spannungsteilerwiderstand 42 und einem Basisgebiet 48 der Endstufe befindet sich das hochdotierte n⁺-Gebiet 44. Darüber befindet sich die durch die Oxidschicht 26 galvanisch getrennte Elektrodenplatte 28. Diese ist über ein Kontaktloch 50 am Spannungsteilerwiderstand 42 an geschlossen. Am kollektorseitigen Ende des Span nungsteilers ist der Spannungsteilerwiderstand 42 über die äußere Elektrodenplatte 34 mit dem n⁺-Ge biet 44 verbunden. Eine Treiberbasis ist hier mit 52 bezeichnet. Die mit 54 und 56 bezeichneten Bereiche stellen die Emittergebiete des Treibers bzw. der Endstufe dar. Über Kontaktfenster 58 und 60 sind die Basisbereiche an eine Basismetalli sierung 62 und 64 angeschlossen. Mit 66 und 68 sind die Emitterkontaktfenster bezeichnet, während die Emittermetallisierung der Endstufe mit 70 gekenn zeichnet ist. Aus Gründen der Übersichtlichkeit sind Ableitwiderstände, unterschiedliche Oxiddicken, Inversdioden, Maßnahmen zur Temperaturkompen sation, Lateraltransistoren usw. in der Fig. 3 nicht eingezeichnet.

Bei der in den Fig. 2 und 3 gezeigten Anordnung ist die Sperrfähigkeit des Spannungsteilerwider stands 42 deutlich höher als die nach der weiter oben genannten Gleichung eingestellte Durchbruchs spannung U. Die nachfolgende Tabelle zeigt Ergeb nisse einer zweidimensionalen Devicesimulation für unterschiedliche Oberflächenladungsdichten, die die erreichbaren Ergebnisse verdeutlichen.

1. Zusätzlich Fehljustierung der Metallbereiche um 10 µm Richtung Basisgebiet 20.
2. Zusätzlich Fehljustierung der Metallbereiche um 10 µm in Richtung Sägegraben 46.

Die Erfindung beschränkt sich nicht auf die in den Fig. 1 bis 3 gezeigten Ausführungsbeispiele, sondern es ist beispielsweise auch eine umgekehrte Dotierungsfolge möglich, bei der das n⁻-Gebiet 14 p-dotiert ist, daß das p-Gebiet 20 n-dotiert ist usw. Die gezeigte Halbleiteranordnung zur Beein flussung einer Durchbruchsspannung ist neben Tran sistoren, insbesondere für Darlingtontransistoren, auch für Dioden geeignet.

Claims

1. Halbleiteranordnung zur Beeinflussung der Durch bruchsspannung von Transistoren mit einer über einem Raumladungsgebiet angeordneten, durch eine Oxidschicht von diesem getrennte Deckelektrode, die an einem durch einen Spannungsteiler bestimmten Potential zwischen einer Basis und einem Kollektor liegt, dadurch gekennzeichnet, daß die Deck elektrode aus zwei voneinander getrennten Elek trodenplatten gebildet ist, wobei eine erste Elektrodenplatte (28) einen Übergang (30) zwischen einem hochdotierten n⁺-Kollektorgebiet (22) und einem schwachdotierten n⁻-Kollektorgebiet (14), das schwachdotierte n⁻-Kollektorgebiet (14) und einen Übergang (32) zwischen dem schwachdotierten n⁻-Kol lektorgebiet (14) und einem p-Basisgebiet (20) übergreift und eine zweite Elektrodenplatte (34) zum Teil oberhalb der Oxidschicht (26) und zum Teil mit dem hochdotierten n⁺-Kollektorgebiet (22) kon taktiert ist.

2. Halbleiteranordnung nach Anspruch 1, dadurch ge kennzeichnet, daß die Elektrodenplatten (28; 34) als ringförmig umlaufende Elektrodenplatten ausge bildet sind.

3. Halbleiteranordnung nach einem der vorhergehen den Ansprüche, dadurch gekennzeichnet, daß sich die Elektrodenplatte (34) vollständig innerhalb des n⁺-Kollektorgebietes (22) befindet.

4. Halbleiteranordnung nach einem der vorhergehen den Ansprüche, dadurch gekennzeichnet, daß bei einem monolithisch integrierten Spannungsteiler (36) ein Spannungsteilerwiderstand (42) unterhalb der Oxidschicht (26) zwischen zwei n⁺-Kollektor gebieten (44; 46) eingebettet ist und einen Abstand (W) zu dem mit der Elektrodenplatte (34) kon taktierten n⁺-Kollektorgebiet (46) aufweist.

5. Halbleiteranordnung nach einem der vorhergehen den Ansprüche, dadurch gekennzeichnet, daß die Elektrodenplatte (28) den Spannungsteilerwiderstand (42) um eine Weite (d1) überlappt und über dem n⁻-Kollektorgebiet (14) zwischen dem Spannungsteiler widerstand (42) und dem n⁺-Kollektorgebiet (46) endet.

6. Halbleiteranordnung nach einem der vorhergehen den Ansprüche, dadurch gekennzeichnet, daß die Weite (d1) und der Abstand (W) ein wählbares Ver hältnis besitzen, so daß bei einem vorgegebenen Dotierungsverlauf des n⁻-Kollektorgebietes (14), des n⁺-Kollektorgebietes (46) und des Spannungs teilerwiderstandes (42) eine Sperrspannung des Spannungsteilerwiderstandes (42) größer ist als eine Durchbruchsspannung (U).

7. Halbleiteranordnung nach einem der vorhergehen den Ansprüche, dadurch gekennzeichnet, daß die Elektrodenplatte (28) über ein durch die Oxid schicht (26) führendes Kontaktfenster (50) mit dem Spannungsteilerwiderstand (42) verbunden ist.

8. Halbleiteranordnung nach einem der vorhergehen den Ansprüche, dadurch gekennzeichnet, daß die Elektrodenplatten (28; 34) und der Bereich zwischen den Elektrodenplatten (28; 34) mit einer elektrisch isolierenden Passivierungsschicht versehen sind.