JPH056963A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH056963A JPH056963A JP3157057A JP15705791A JPH056963A JP H056963 A JPH056963 A JP H056963A JP 3157057 A JP3157057 A JP 3157057A JP 15705791 A JP15705791 A JP 15705791A JP H056963 A JPH056963 A JP H056963A
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 この発明は、エミッタピッチを縮小できる半
導体集積回路装置およびその製造方法を提供しようとす
るものである。 【構成】 バイポ−ラトランジスタ（Ｑ２）はコレク
タ、ベ−スおよびエミッタの各電極（５２，５４，７
８）を、基体（１５）上で絶縁する膜として、エッチン
グ耐性がそれぞれ異なった複数種類の絶縁膜（３４，４
２）を積層した積層膜を有することを特徴としている。
上記装置であると、バイポ−ラトランジスタ（Ｑ２）は
微細なパタ−ン、特に狭いエミッタピッチ（Ｌｐ）を有
することができ、高周波特性を改善できる。
導体集積回路装置およびその製造方法を提供しようとす
るものである。 【構成】 バイポ−ラトランジスタ（Ｑ２）はコレク
タ、ベ−スおよびエミッタの各電極（５２，５４，７
８）を、基体（１５）上で絶縁する膜として、エッチン
グ耐性がそれぞれ異なった複数種類の絶縁膜（３４，４
２）を積層した積層膜を有することを特徴としている。
上記装置であると、バイポ−ラトランジスタ（Ｑ２）は
微細なパタ−ン、特に狭いエミッタピッチ（Ｌｐ）を有
することができ、高周波特性を改善できる。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置お
よびその製造方法に係わり、特にバイポ−ラトランジス
タと絶縁ゲ−ト型トランジスタとを同一の基板上に有す
るＢｉ−ＭＯＳ型半導体集積回路装置とその製造方法に
関する。
よびその製造方法に係わり、特にバイポ−ラトランジス
タと絶縁ゲ−ト型トランジスタとを同一の基板上に有す
るＢｉ−ＭＯＳ型半導体集積回路装置とその製造方法に
関する。
【０００２】
【従来の技術】図１５は、従来のバイポ−ラトランジス
タとＭＯＳＦＥＴとを同一基板上に有するＢｉ−ＭＯＳ
型半導体集積回路装置（以下、Ｂｉ−ＭＯＳ ＩＣと称
す）の断面図である。
タとＭＯＳＦＥＴとを同一基板上に有するＢｉ−ＭＯＳ
型半導体集積回路装置（以下、Ｂｉ−ＭＯＳ ＩＣと称
す）の断面図である。
【０００３】図１５に示すように、Ｐ-型シリコン基板
１０の表面領域内には、Ｎ+型の埋込層１２が形成され
ている。シリコン基板１０上には、Ｐ型エピタキシャル
層１４が形成されている。エピタキシャル層１４内に
は、埋込層１２に届くように、Ｎ型拡散領域１６、Ｎ型
コレクタ領域１８、およびＮ+型コレクタ取り出し領域
２０が形成されている。Ｎ型拡散領域１６は、エピタキ
シャル層１４内にダイオ−ドを得るためのＮ型電極領域
である。Ｎ型拡散領域１６の表面領域内には、ダイオ−
ドのＰ型電極領域を構成するＰ型拡散領域３９が形成さ
れている。エピタキシャル層１４の表面領域上には、フ
ィ−ルド酸化膜２２が形成されている。エピタキシャル
層１４内には、Ｎ型ＬＤＤ領域５８およびＮ+型ソ−ス
／ドレインコンタクト領域６０がそれぞれ形成されてい
る。Ｎ型コレクタ領域２０の表面領域内には、Ｐ+型外
部ベ−ス領域３８およびＰ型内部ベ−ス領域４０がそれ
ぞれ形成されている。内部ベ−ス領域３８の表面領域内
には、Ｎ+型エミッタ領域６２が形成されている。エミ
ッタ領域６２上には、Ｎ型ポリシリコン層およびモリブ
デンシリサイド層の積層構造から成るエミッタ電極５４
が形成されている。コレクタ取り出し領域２０上には、
エミッタ電極５４と同様な積層構造から成るコレクタ電
極５２が形成されている。さらに、Ｎ型ＬＤＤ領域５８
相互間のエピタキシャル層１４上には、ゲ−ト酸化膜２
４を介して、エミッタ電極５４と同様な積層構造から成
るゲ−ト電極５６が形成されている。エピタキシャル層
１４の上全面には、層間絶縁膜６４が形成されている。
この層間絶縁膜６４内には、上記した領域に通じる開口
部が形成されている。層間絶縁膜６４上には、開口部を
介して、所望の領域に通じる配線７２、７４、７６、７
８および８０がそれぞれ形成されている。
１０の表面領域内には、Ｎ+型の埋込層１２が形成され
ている。シリコン基板１０上には、Ｐ型エピタキシャル
層１４が形成されている。エピタキシャル層１４内に
は、埋込層１２に届くように、Ｎ型拡散領域１６、Ｎ型
コレクタ領域１８、およびＮ+型コレクタ取り出し領域
２０が形成されている。Ｎ型拡散領域１６は、エピタキ
シャル層１４内にダイオ−ドを得るためのＮ型電極領域
である。Ｎ型拡散領域１６の表面領域内には、ダイオ−
ドのＰ型電極領域を構成するＰ型拡散領域３９が形成さ
れている。エピタキシャル層１４の表面領域上には、フ
ィ−ルド酸化膜２２が形成されている。エピタキシャル
層１４内には、Ｎ型ＬＤＤ領域５８およびＮ+型ソ−ス
／ドレインコンタクト領域６０がそれぞれ形成されてい
る。Ｎ型コレクタ領域２０の表面領域内には、Ｐ+型外
部ベ−ス領域３８およびＰ型内部ベ−ス領域４０がそれ
ぞれ形成されている。内部ベ−ス領域３８の表面領域内
には、Ｎ+型エミッタ領域６２が形成されている。エミ
ッタ領域６２上には、Ｎ型ポリシリコン層およびモリブ
デンシリサイド層の積層構造から成るエミッタ電極５４
が形成されている。コレクタ取り出し領域２０上には、
エミッタ電極５４と同様な積層構造から成るコレクタ電
極５２が形成されている。さらに、Ｎ型ＬＤＤ領域５８
相互間のエピタキシャル層１４上には、ゲ−ト酸化膜２
４を介して、エミッタ電極５４と同様な積層構造から成
るゲ−ト電極５６が形成されている。エピタキシャル層
１４の上全面には、層間絶縁膜６４が形成されている。
この層間絶縁膜６４内には、上記した領域に通じる開口
部が形成されている。層間絶縁膜６４上には、開口部を
介して、所望の領域に通じる配線７２、７４、７６、７
８および８０がそれぞれ形成されている。
【０００４】上記構成を有するＢｉ−ＭＯＳ ＩＣは、
従来より様々な用途に用いられている。例えばＶＨＦ帯
およびＵＨＦ帯における増幅回路、ミキサ−回路等の高
周波用途である。このようなＢｉ−ＭＯＳ ＩＣにおい
て、その高周波特性を向上させるためには、バイポ−ラ
トランジスタのエミッタ〜ベ−ス間容量並びにベ−ス抵
抗をそれぞれ低減させ、利得帯域幅積ｆT を向上させる
のが良い。これを実現するにはバイポ−ラトランジスタ
のパタ−ンを微細化、具体的にはエミッタピッチＬｐを
縮小することが必要である。しかしながら、従来のＢｉ
−ＭＯＳ ＩＣでは、エミッタピッチＬｐを縮小させる
ことが困難であった。
従来より様々な用途に用いられている。例えばＶＨＦ帯
およびＵＨＦ帯における増幅回路、ミキサ−回路等の高
周波用途である。このようなＢｉ−ＭＯＳ ＩＣにおい
て、その高周波特性を向上させるためには、バイポ−ラ
トランジスタのエミッタ〜ベ−ス間容量並びにベ−ス抵
抗をそれぞれ低減させ、利得帯域幅積ｆT を向上させる
のが良い。これを実現するにはバイポ−ラトランジスタ
のパタ−ンを微細化、具体的にはエミッタピッチＬｐを
縮小することが必要である。しかしながら、従来のＢｉ
−ＭＯＳ ＩＣでは、エミッタピッチＬｐを縮小させる
ことが困難であった。
【０００５】すなわち、その製法が、図１６に示すよう
に、コレクタ領域１７上に形成された絶縁膜に、コレク
タ取り出し領域２０および内部ベ−ス領域４０に通じる
開口部１００を形成する。この後、コレクタ電極５２お
よびエミッタ電極５４を形成してから、図１７に示すよ
うに、コレクタ領域１７上方に層間絶縁膜６４を形成す
る。そして、層間絶縁膜６４に、外部ベ−ス領域３８、
エミッタ電極５４およびコレクタ電極５２に通じる開口
部１０２を形成する。
に、コレクタ領域１７上に形成された絶縁膜に、コレク
タ取り出し領域２０および内部ベ−ス領域４０に通じる
開口部１００を形成する。この後、コレクタ電極５２お
よびエミッタ電極５４を形成してから、図１７に示すよ
うに、コレクタ領域１７上方に層間絶縁膜６４を形成す
る。そして、層間絶縁膜６４に、外部ベ−ス領域３８、
エミッタ電極５４およびコレクタ電極５２に通じる開口
部１０２を形成する。
【０００６】このように、従来では、エミッタ電極を得
るための開口部１００の形成と、ベ−ス電極を得るため
の開口部１０２の形成とがそれぞれ、異なる工程で行わ
れるために、マスク合わせ余裕や、エッチング余裕等を
考慮する必要がある。このことが、エミッタピッチを縮
小させる上で、問題となっている。
るための開口部１００の形成と、ベ−ス電極を得るため
の開口部１０２の形成とがそれぞれ、異なる工程で行わ
れるために、マスク合わせ余裕や、エッチング余裕等を
考慮する必要がある。このことが、エミッタピッチを縮
小させる上で、問題となっている。
【０００７】
【発明が解決しようとする課題】以上のように、Ｂｉ−
ＭＯＳ ＩＣの高周波特性を向上させるには、バイポ−
ラトランジスタのエミッタピッチを縮小させてエミッタ
〜ベ−ス間容量並びにベ−ス抵抗を減じ、利得帯域幅積
ｆT を向上させるのが良い。
ＭＯＳ ＩＣの高周波特性を向上させるには、バイポ−
ラトランジスタのエミッタピッチを縮小させてエミッタ
〜ベ−ス間容量並びにベ−ス抵抗を減じ、利得帯域幅積
ｆT を向上させるのが良い。
【０００８】しかしながら、従来、エミッタ電極を得る
ための開口部１００の形成と、ベ−ス電極を得るための
開口部１０２の形成とが、それぞれ異なる工程で行われ
るために、エミッタピッチを縮小させることが困難であ
る。
ための開口部１００の形成と、ベ−ス電極を得るための
開口部１０２の形成とが、それぞれ異なる工程で行われ
るために、エミッタピッチを縮小させることが困難であ
る。
【０００９】この発明は上記のような点に鑑みてなされ
たもので、その目的は、エミッタピッチを縮小できる半
導体集積回路装置およびその製造方法を提供することに
ある。
たもので、その目的は、エミッタピッチを縮小できる半
導体集積回路装置およびその製造方法を提供することに
ある。
【００１０】
【課題を解決するための手段】この発明の半導体集積回
路装置およびその製造方法は、上記目的を達成するため
に次のような構成とした。すなわち、バイポ−ラトラン
ジスタ領域上を、エッチング耐性がそれぞれ異なる複数
種類の絶縁膜を積層して構成した積層絶縁膜で覆う。
路装置およびその製造方法は、上記目的を達成するため
に次のような構成とした。すなわち、バイポ−ラトラン
ジスタ領域上を、エッチング耐性がそれぞれ異なる複数
種類の絶縁膜を積層して構成した積層絶縁膜で覆う。
【００１１】また、コレクタ開口部、ベ−ス開口部およ
びエミッタ開口部は、以下のようにして形成される。ま
ず、これら開口部となるべき部分を、積層絶縁膜を構成
する絶縁膜の一部に一括して形成する。この後、積層絶
縁膜のエッチング耐性を利用して、前記開口部となるべ
き部分をさらにエッチングし、コレクタ、ベ−スおよび
エミッタに到達させる。
びエミッタ開口部は、以下のようにして形成される。ま
ず、これら開口部となるべき部分を、積層絶縁膜を構成
する絶縁膜の一部に一括して形成する。この後、積層絶
縁膜のエッチング耐性を利用して、前記開口部となるべ
き部分をさらにエッチングし、コレクタ、ベ−スおよび
エミッタに到達させる。
【００１２】
【作用】上記のような半導体集積回路装置およびその製
造方法にあっては、コレクタ開口部、ベ−ス開口部およ
びエミッタ開口部がそれぞれ、一括して形成されるの
で、従来のように、エミッタ開口部とベ−ス開口部との
間に、マスク合わせ余裕や、エッチング余裕を取る必要
がなくなる。よって、エミッタピッチが、従来のものよ
り、さらに縮小され、エミッタ〜ベ−ス間容量並びにベ
−ス抵抗が減り、利得帯域幅積ｆT が向上する。
造方法にあっては、コレクタ開口部、ベ−ス開口部およ
びエミッタ開口部がそれぞれ、一括して形成されるの
で、従来のように、エミッタ開口部とベ−ス開口部との
間に、マスク合わせ余裕や、エッチング余裕を取る必要
がなくなる。よって、エミッタピッチが、従来のものよ
り、さらに縮小され、エミッタ〜ベ−ス間容量並びにベ
−ス抵抗が減り、利得帯域幅積ｆT が向上する。
【００１３】
【実施例】以下、図面を参照して、この発明を実施例に
より説明する。図１〜図１１はこの発明の第１の実施例
に係わる半導体集積回路装置を製造工程に示した断面図
である。
より説明する。図１〜図１１はこの発明の第１の実施例
に係わる半導体集積回路装置を製造工程に示した断面図
である。
【００１４】まず、８×１０14ｃｍ-3程度のボロンを含
むＰ-型シリコン基板１０の一部に、５×１０19ｃｍ-3
程度のアンチモンを含むＮ+型埋込層１２を形成する。
その後、２×１０15ｃｍ-3程度のボロンを含んだＰ型エ
ピタキシャル層１４を、Ｐ-型シリコン基板１０上に約
２μｍ程度の厚みに形成する。素子が形成される基体１
５は、シリコン基板１０とこの上に形成されたエピタキ
シャル層１４とにより構成される（図１）。
むＰ-型シリコン基板１０の一部に、５×１０19ｃｍ-3
程度のアンチモンを含むＮ+型埋込層１２を形成する。
その後、２×１０15ｃｍ-3程度のボロンを含んだＰ型エ
ピタキシャル層１４を、Ｐ-型シリコン基板１０上に約
２μｍ程度の厚みに形成する。素子が形成される基体１
５は、シリコン基板１０とこの上に形成されたエピタキ
シャル層１４とにより構成される（図１）。
【００１５】次いで、エピタキシャル層１４内に、Ｎ型
不純物のイオンをレジスト膜ブロックにて選択的に注入
する。これにより、ダイオ−ドのＮ型拡散領域１６、Ｎ
型のコレクタ領域１８、Ｎ+型のコレクタ取り出し領域
２０となる高濃度注入領域がそれぞれ形成される。この
ときのイオン注入の条件はそれぞれ次のように行われ
る。Ｎ型拡散領域１６を形成するためのイオン注入は例
えば不純物にリン、加速電圧７０ｋｅＶ、ド−ズ量２．
０×１０13ｃｍ-2の条件で行う。Ｎ型コレクタ領域１８
を形成するためのイオン注入は例えば不純物にリン、加
速電圧７０ｋｅＶ、ド−ズ量１．９×１０12ｃｍ-2の条
件で行う。Ｎ型コレクタ取り出し領域２０を形成するた
めのイオン注入は例えば不純物にリン、加速電圧５０ｋ
ｅＶ、ド−ズ量２．０×１０15ｃｍ-2の条件で行う。
不純物のイオンをレジスト膜ブロックにて選択的に注入
する。これにより、ダイオ−ドのＮ型拡散領域１６、Ｎ
型のコレクタ領域１８、Ｎ+型のコレクタ取り出し領域
２０となる高濃度注入領域がそれぞれ形成される。この
ときのイオン注入の条件はそれぞれ次のように行われ
る。Ｎ型拡散領域１６を形成するためのイオン注入は例
えば不純物にリン、加速電圧７０ｋｅＶ、ド−ズ量２．
０×１０13ｃｍ-2の条件で行う。Ｎ型コレクタ領域１８
を形成するためのイオン注入は例えば不純物にリン、加
速電圧７０ｋｅＶ、ド−ズ量１．９×１０12ｃｍ-2の条
件で行う。Ｎ型コレクタ取り出し領域２０を形成するた
めのイオン注入は例えば不純物にリン、加速電圧５０ｋ
ｅＶ、ド−ズ量２．０×１０15ｃｍ-2の条件で行う。
【００１６】この後、窒素雰囲気中、温度１１００℃、
３時間の条件で注入されたイオンを拡散させる。次い
で、ＬＯＣＯＳ法により、厚み約１０００ｎｍのフィ−
ルド酸化膜２２を形成する（図２）。次いで、露出する
エピタキシャル層１４の表面を酸化し、酸化膜２４を形
成する。この酸化膜２４は、後にＭＯＳＦＥＴのゲ−ト
酸化膜となる（図３）。次いで、全面に、多結晶珪素膜
２６を形成する。この多結晶珪素膜２６はゲ−ト酸化膜
２４を、様々な工程での汚染より保護する保護被膜であ
る（図４）。
３時間の条件で注入されたイオンを拡散させる。次い
で、ＬＯＣＯＳ法により、厚み約１０００ｎｍのフィ−
ルド酸化膜２２を形成する（図２）。次いで、露出する
エピタキシャル層１４の表面を酸化し、酸化膜２４を形
成する。この酸化膜２４は、後にＭＯＳＦＥＴのゲ−ト
酸化膜となる（図３）。次いで、全面に、多結晶珪素膜
２６を形成する。この多結晶珪素膜２６はゲ−ト酸化膜
２４を、様々な工程での汚染より保護する保護被膜であ
る（図４）。
【００１７】次いで、多結晶珪素膜２６を、ＭＯＳＦＥ
Ｔ形成予定領域２８上のみ残し、バイポ−ラトランジス
タ形成予定領域３０上およびダイオ−ド形成予定領域３
２上より除去する（図５）。
Ｔ形成予定領域２８上のみ残し、バイポ−ラトランジス
タ形成予定領域３０上およびダイオ−ド形成予定領域３
２上より除去する（図５）。
【００１８】次いで、バイポ−ラトランジスタ形成予定
領域３０表面、ダイオ−ド形成予定領域３２表面および
多結晶珪素膜２６表面をそれぞれ酸化し、酸化膜３４、
３６をそれぞれ形成する。酸化膜３４、３６は、例えば
約１００ｎｍの膜厚を持つ（図６）。
領域３０表面、ダイオ−ド形成予定領域３２表面および
多結晶珪素膜２６表面をそれぞれ酸化し、酸化膜３４、
３６をそれぞれ形成する。酸化膜３４、３６は、例えば
約１００ｎｍの膜厚を持つ（図６）。
【００１９】次いで、酸化膜３４を通して、例えばボロ
ンを加速電圧４０ｋｅＶ、ド−ス量３．０×１０15ｃｍ
-2にて選択的にイオン注入する。次いで、窒素雰囲気
中、温度１０００℃にて３０分程度熱処理を行うことに
より、Ｐ+型外部ベ−ス領域３８およびＰ+型ダイオ−ド
電極領域３９をそれぞれ形成する。次いで、酸化膜３４
を通して、例えばボロンを加速電圧３５ｋｅＶ、ド−ス
量４．０×１０13ｃｍ-2にて選択的にイオン注入する。
次いで、窒素雰囲気中、温度８００℃にて３０分程度熱
処理を行うことにより、Ｐ型内部ベ−ス領域４０を形成
する。次いで、全面に、例えばＣＶＤ法により、窒化珪
素膜４２を約１００ｎｍの厚みに堆積する（図７）。
ンを加速電圧４０ｋｅＶ、ド−ス量３．０×１０15ｃｍ
-2にて選択的にイオン注入する。次いで、窒素雰囲気
中、温度１０００℃にて３０分程度熱処理を行うことに
より、Ｐ+型外部ベ−ス領域３８およびＰ+型ダイオ−ド
電極領域３９をそれぞれ形成する。次いで、酸化膜３４
を通して、例えばボロンを加速電圧３５ｋｅＶ、ド−ス
量４．０×１０13ｃｍ-2にて選択的にイオン注入する。
次いで、窒素雰囲気中、温度８００℃にて３０分程度熱
処理を行うことにより、Ｐ型内部ベ−ス領域４０を形成
する。次いで、全面に、例えばＣＶＤ法により、窒化珪
素膜４２を約１００ｎｍの厚みに堆積する（図７）。
【００２０】次いで、図示せぬレジスト膜パタ−ンを写
真蝕刻法により形成し、このレジスト膜パタ−ンをマス
クにしてＮ+型コレクタ取り出し領域２０、Ｐ+型外部ベ
−ス領域３８、Ｐ型内部ベ−ス領域４０およびＭＯＳＦ
ＥＴ形成予定領域２８上より窒化珪素膜４２および酸化
珪素膜３４を選択的に除去する。これにより、コレクタ
取り出し領域２０、Ｐ+型ベ−ス領域３８、Ｐ型ベ−ス
領域４０に通じる開口部４４が形成される。またＭＯＳ
ＦＥＴ形成予定領域２８には、例えばポリシリコン層２
６が露出する開口部４６が形成される（図８）。
真蝕刻法により形成し、このレジスト膜パタ−ンをマス
クにしてＮ+型コレクタ取り出し領域２０、Ｐ+型外部ベ
−ス領域３８、Ｐ型内部ベ−ス領域４０およびＭＯＳＦ
ＥＴ形成予定領域２８上より窒化珪素膜４２および酸化
珪素膜３４を選択的に除去する。これにより、コレクタ
取り出し領域２０、Ｐ+型ベ−ス領域３８、Ｐ型ベ−ス
領域４０に通じる開口部４４が形成される。またＭＯＳ
ＦＥＴ形成予定領域２８には、例えばポリシリコン層２
６が露出する開口部４６が形成される（図８）。
【００２１】次いで、全面に、例えばＣＶＤ法により、
ヒ素をド−プしたポリシリコン層４８、モリブデンシリ
サイド層５０を連続して堆積する。次いで、写真蝕刻法
により、ポリシリコン層４８、モリブデンシリサイド層
５０をパタ−ニングし、これらの積層膜によるコレクタ
電極５２、エミッタ電極５４、ゲ−ト電極５６をそれぞ
れ得る。次いで、例えばリンを、ＭＯＳＦＥＴ形成領域
２８に選択的に、加速電圧６０ｋｅＶ、ド−ズ量２．０
×１０14ｃｍ-2にてイオン注入する。これにより、ＬＤ
Ｄ領域５８が形成される。次いで、例えばヒ素を、ＭＯ
ＳＦＥＴ形成領域２８に選択的に、加速電圧４０ｋｅ
Ｖ、ド−ズ量５．０×１０15ｃｍ-2にてイオン注入す
る。これにより、ソ−ス／ドレインコンタクト領域６０
が形成される。またバイポ−ラトランジスタ形成領域３
０では、ポリシリコン層４８にド−プされたヒ素が、Ｐ
型ベ−ス領域４０内に拡散し、エミッタ領域６２が形成
される（図９）。
ヒ素をド−プしたポリシリコン層４８、モリブデンシリ
サイド層５０を連続して堆積する。次いで、写真蝕刻法
により、ポリシリコン層４８、モリブデンシリサイド層
５０をパタ−ニングし、これらの積層膜によるコレクタ
電極５２、エミッタ電極５４、ゲ−ト電極５６をそれぞ
れ得る。次いで、例えばリンを、ＭＯＳＦＥＴ形成領域
２８に選択的に、加速電圧６０ｋｅＶ、ド−ズ量２．０
×１０14ｃｍ-2にてイオン注入する。これにより、ＬＤ
Ｄ領域５８が形成される。次いで、例えばヒ素を、ＭＯ
ＳＦＥＴ形成領域２８に選択的に、加速電圧４０ｋｅ
Ｖ、ド−ズ量５．０×１０15ｃｍ-2にてイオン注入す
る。これにより、ソ−ス／ドレインコンタクト領域６０
が形成される。またバイポ−ラトランジスタ形成領域３
０では、ポリシリコン層４８にド−プされたヒ素が、Ｐ
型ベ−ス領域４０内に拡散し、エミッタ領域６２が形成
される（図９）。
【００２２】次いで、全面に、層間絶縁膜として、例え
ばＣＶＤ法により酸化膜６４を、約８００ｎｍの厚みに
堆積する。次いで、窒素雰囲気中で適当な時間、熱処理
を施し、バイポ−ラトランジスタの電流増幅率ｈFEの制
御を行う。次いで、図示せぬレジスト膜パタ−ンを写真
蝕刻法により形成し、このレジスト膜パタ−ンをマスク
に酸化膜６４を選択的に除去する。これにより、ダイオ
−ド電極領域３９に通じるコンタクト孔６６、ソ−ス／
ドレインコンタクト領域６０に通じるコンタクト孔６８
が形成される。またバイポ−ラトランジスタ形成領域３
０には、例えば窒化珪素膜４２、エミッタ電極５０、コ
レクタ電極５２が露出する開口部７０が形成される（図
１０）。
ばＣＶＤ法により酸化膜６４を、約８００ｎｍの厚みに
堆積する。次いで、窒素雰囲気中で適当な時間、熱処理
を施し、バイポ−ラトランジスタの電流増幅率ｈFEの制
御を行う。次いで、図示せぬレジスト膜パタ−ンを写真
蝕刻法により形成し、このレジスト膜パタ−ンをマスク
に酸化膜６４を選択的に除去する。これにより、ダイオ
−ド電極領域３９に通じるコンタクト孔６６、ソ−ス／
ドレインコンタクト領域６０に通じるコンタクト孔６８
が形成される。またバイポ−ラトランジスタ形成領域３
０には、例えば窒化珪素膜４２、エミッタ電極５０、コ
レクタ電極５２が露出する開口部７０が形成される（図
１０）。
【００２３】次いで、全面に、例えばスパッタ法により
アルムニウム膜を、約２μｍ程度の厚みに形成する。次
いで、アルミニウム膜をパタ−ニングし、Ｐ+型ダイオ
−ド電極領域３９に電気的に接続される配線７２、ソ−
ス／ドレインコンタクト領域６０に電気的に接続される
配線７４、エミッタ領域６２に電気的に接続される配線
７６、Ｐ+型ベ−ス領域３８に電気的に接続される配線
７８およびコレクタ取り出し領域２０に電気的に接続さ
れる配線８０をそれぞれ得る（図１１）。
アルムニウム膜を、約２μｍ程度の厚みに形成する。次
いで、アルミニウム膜をパタ−ニングし、Ｐ+型ダイオ
−ド電極領域３９に電気的に接続される配線７２、ソ−
ス／ドレインコンタクト領域６０に電気的に接続される
配線７４、エミッタ領域６２に電気的に接続される配線
７６、Ｐ+型ベ−ス領域３８に電気的に接続される配線
７８およびコレクタ取り出し領域２０に電気的に接続さ
れる配線８０をそれぞれ得る（図１１）。
【００２４】上記構成の装置並びに製造方法によれば、
窒化珪素膜４２に、コレクタ開口部、ベ−ス開口部およ
びエミッタ開口部それぞれに対応する孔が一括して開け
られる。さらに、この窒化珪素膜４２をエッチング障壁
として酸化膜３４を選択エッチングし、開口部４４をそ
れぞれ形成する。これらの点により、 （１） ベ−ス開口部とエミッタ開口部とが一括したパ
タ−ニングにより得られるので、これら開口部相互間の
マスクの合わせ余裕をとる必要がない。 （２） 窒化珪素膜４２をマスクとして酸化膜３４を選
択的にエッチングするので、開口部４４を形成する際、
エッチング余裕をとる必要がない。以上のような効果が
得られる。結果として上記実施例によれば、バイポ−ラ
トランジスタのパタ−ンを微細化でき、特にエミッタピ
ッチＬP を縮小できる。
窒化珪素膜４２に、コレクタ開口部、ベ−ス開口部およ
びエミッタ開口部それぞれに対応する孔が一括して開け
られる。さらに、この窒化珪素膜４２をエッチング障壁
として酸化膜３４を選択エッチングし、開口部４４をそ
れぞれ形成する。これらの点により、 （１） ベ−ス開口部とエミッタ開口部とが一括したパ
タ−ニングにより得られるので、これら開口部相互間の
マスクの合わせ余裕をとる必要がない。 （２） 窒化珪素膜４２をマスクとして酸化膜３４を選
択的にエッチングするので、開口部４４を形成する際、
エッチング余裕をとる必要がない。以上のような効果が
得られる。結果として上記実施例によれば、バイポ−ラ
トランジスタのパタ−ンを微細化でき、特にエミッタピ
ッチＬP を縮小できる。
【００２５】さらに、ＭＯＳＦＥＴ Ｑ１のゲ−ト酸化
膜２４が、基板の清浄度が高い製造工程の初期に形成さ
れるので、その膜質が良好となる利点も得られる。しか
も、良好な膜質のゲ−ト酸化膜２４が、速やかにポリシ
リコン層２６により覆われるので、ゲ−ト電極５６の形
成が何工程かの後に行われても、ゲ−ト酸化膜２４に
は、工程中、有害な不純物が侵入しにくく、ゲ−ト酸化
膜２４は、良好な膜質を維持できる。よって、信頼性に
優れたＭＯＳＦＥＴ Ｑ１が得られる。
膜２４が、基板の清浄度が高い製造工程の初期に形成さ
れるので、その膜質が良好となる利点も得られる。しか
も、良好な膜質のゲ−ト酸化膜２４が、速やかにポリシ
リコン層２６により覆われるので、ゲ−ト電極５６の形
成が何工程かの後に行われても、ゲ−ト酸化膜２４に
は、工程中、有害な不純物が侵入しにくく、ゲ−ト酸化
膜２４は、良好な膜質を維持できる。よって、信頼性に
優れたＭＯＳＦＥＴ Ｑ１が得られる。
【００２６】またバイポ−ラトランジスタＱ２にあって
は、窒化膜４２をマスクとして酸化膜３４を選択エッチ
ングして開口部４４を形成するため、開口部４４のエッ
チング余裕や、マスク合せ余裕をとる必要がなく、微細
なパタ−ンに形成できる。例えばこの種の製法以外で形
成されたバイポ−ラトランジスタでは、エミッタピッチ
が約１８μｍ程度であり、利得帯域幅積ｆT が約４ＧＨ
ｚであった。しかし、上記実施例のような製法では、エ
ミッタピッチＬP を約５．４μｍ程度まで縮小でき、利
得帯域幅積ｆT も約１０ＧＨｚに向上できる。
は、窒化膜４２をマスクとして酸化膜３４を選択エッチ
ングして開口部４４を形成するため、開口部４４のエッ
チング余裕や、マスク合せ余裕をとる必要がなく、微細
なパタ−ンに形成できる。例えばこの種の製法以外で形
成されたバイポ−ラトランジスタでは、エミッタピッチ
が約１８μｍ程度であり、利得帯域幅積ｆT が約４ＧＨ
ｚであった。しかし、上記実施例のような製法では、エ
ミッタピッチＬP を約５．４μｍ程度まで縮小でき、利
得帯域幅積ｆT も約１０ＧＨｚに向上できる。
【００２７】図１２はこの発明の第２の実施例に係わる
半導体集積回路装置の断面図である。同図において、図
１１と同一の部分については同一の参照符号を付し、異
なる部分についてのみ説明する。
半導体集積回路装置の断面図である。同図において、図
１１と同一の部分については同一の参照符号を付し、異
なる部分についてのみ説明する。
【００２８】同図に示すように、第２の実施例は素子が
形成される基体１０５を、Ｐ+型シリコン基板１００
と、この上に形成されたＰ-型エピタキシャル層１０２
と、この上に形成されたエピタキシャル層１０４と、に
より構成したものである。埋込層１２は、エピタキシャ
ル層１０２と１０４との間に設けられる。なお、不純物
の濃度の関係は、 Ｐ- ＜ Ｐ ＜Ｐ+ である。上記構成の装置であると、ソ−ス抵抗が低減さ
れるために、ＭＯＳＦＥＴ Ｑ１の高周波特性も改善す
ることができる。図１３および図１４はそれぞれ、この
発明に係わる半導体集積回路装置を用いるのに適した、
高周波用途の集積回路を示す図である。
形成される基体１０５を、Ｐ+型シリコン基板１００
と、この上に形成されたＰ-型エピタキシャル層１０２
と、この上に形成されたエピタキシャル層１０４と、に
より構成したものである。埋込層１２は、エピタキシャ
ル層１０２と１０４との間に設けられる。なお、不純物
の濃度の関係は、 Ｐ- ＜ Ｐ ＜Ｐ+ である。上記構成の装置であると、ソ−ス抵抗が低減さ
れるために、ＭＯＳＦＥＴ Ｑ１の高周波特性も改善す
ることができる。図１３および図１４はそれぞれ、この
発明に係わる半導体集積回路装置を用いるのに適した、
高周波用途の集積回路を示す図である。
【００２９】まず、図１３は、ＶＨＦ帯およびＵＨＦ帯
におけるミキサ回路を示す図である。その構成は、２つ
のバイポ−ラトランジスタＱA 、ＱB のエミッタが互い
に接続され、この共通接続点にＭＯＳＦＥＴ ＱC のド
レインが接続されている。ＭＯＳＦＥＴ ＱC のゲ−ト
とソ−スとの間には、ゲ−トの静電破壊防止のために、
保護ダイオ−ドＶが挿入されている。
におけるミキサ回路を示す図である。その構成は、２つ
のバイポ−ラトランジスタＱA 、ＱB のエミッタが互い
に接続され、この共通接続点にＭＯＳＦＥＴ ＱC のド
レインが接続されている。ＭＯＳＦＥＴ ＱC のゲ−ト
とソ−スとの間には、ゲ−トの静電破壊防止のために、
保護ダイオ−ドＶが挿入されている。
【００３０】上記のような高周波用途の回路において、
そのバイポ−ラトランジスタＱA 、ＱB にはそれぞれ、
第１、第２の実施例で説明したバイポ−ラトランジスタ
Ｑ２を用い、またＭＯＳＦＥＴ ＱC には、第１、第２
の実施例で説明したＭＯＳＦＥＴ Ｑ１を用いて同一基
板上に形成すれば、高周波特性に優れたバイポ−ラトラ
ンジスタと信頼性の高いＭＯＳＦＥＴとによって上記回
路を構成できる。
そのバイポ−ラトランジスタＱA 、ＱB にはそれぞれ、
第１、第２の実施例で説明したバイポ−ラトランジスタ
Ｑ２を用い、またＭＯＳＦＥＴ ＱC には、第１、第２
の実施例で説明したＭＯＳＦＥＴ Ｑ１を用いて同一基
板上に形成すれば、高周波特性に優れたバイポ−ラトラ
ンジスタと信頼性の高いＭＯＳＦＥＴとによって上記回
路を構成できる。
【００３１】図１４は、ＶＨＦ帯およびＵＨＦ帯におけ
る増幅回路を示す図である。その構成は、バイポ−ラト
ランジスタＱD 、ＱE のコレクタが互いに共通接続され
ている。バイポ−ラトランジスタＱE のエミッタはバイ
ポ−ラトランジスタＱD のベ−スに接続されている。バ
イポ−ラトランジスタＱD のエミッタは、ＭＯＳＦＥＴ
ＱFのドレインに接続され、これのゲ−トとソ−スと
の間には保護ダイオ−ドＶが挿入されている。
る増幅回路を示す図である。その構成は、バイポ−ラト
ランジスタＱD 、ＱE のコレクタが互いに共通接続され
ている。バイポ−ラトランジスタＱE のエミッタはバイ
ポ−ラトランジスタＱD のベ−スに接続されている。バ
イポ−ラトランジスタＱD のエミッタは、ＭＯＳＦＥＴ
ＱFのドレインに接続され、これのゲ−トとソ−スと
の間には保護ダイオ−ドＶが挿入されている。
【００３２】上記のような高周波用途の回路において
も、そのバイポ−ラトランジスタＱDＱE にはそれぞ
れ、高周波特性に優れる第１、第２の実施例で説明した
バイポ−ラトランジスタＱ２を用い、またＭＯＳＦＥＴ
ＱF にも、第１、第２の実施例で説明したＭＯＳＦＥ
Ｔ Ｑ１を用いることにより、高周波特性に優れたバイ
ポ−ラトランジスタと信頼性の高いＭＯＳＦＥＴとによ
って上記回路を構成できる。
も、そのバイポ−ラトランジスタＱDＱE にはそれぞ
れ、高周波特性に優れる第１、第２の実施例で説明した
バイポ−ラトランジスタＱ２を用い、またＭＯＳＦＥＴ
ＱF にも、第１、第２の実施例で説明したＭＯＳＦＥ
Ｔ Ｑ１を用いることにより、高周波特性に優れたバイ
ポ−ラトランジスタと信頼性の高いＭＯＳＦＥＴとによ
って上記回路を構成できる。
【００３３】
【発明の効果】以上説明したように、この発明によれ
ば、エミッタピッチを縮小できる半導体集積回路装置お
よびその製造方法を提供できる。
ば、エミッタピッチを縮小できる半導体集積回路装置お
よびその製造方法を提供できる。
【図１】この発明の第１の実施例に係わる半導体集積回
路装置の製造工程を示す第１の断面図。
路装置の製造工程を示す第１の断面図。
【図２】この発明の第１の実施例に係わる半導体集積回
路装置の製造工程を示す第２の断面図。
路装置の製造工程を示す第２の断面図。
【図３】この発明の第１の実施例に係わる半導体集積回
路装置の製造工程を示す第３の断面図。
路装置の製造工程を示す第３の断面図。
【図４】この発明の第１の実施例に係わる半導体集積回
路装置の製造工程を示す第４の断面図。
路装置の製造工程を示す第４の断面図。
【図５】この発明の第１の実施例に係わる半導体集積回
路装置の製造工程を示す第５の断面図。
路装置の製造工程を示す第５の断面図。
【図６】この発明の第１の実施例に係わる半導体集積回
路装置の製造工程を示す第６の断面図。
路装置の製造工程を示す第６の断面図。
【図７】この発明の第１の実施例に係わる半導体集積回
路装置の製造工程を示す第７の断面図。
路装置の製造工程を示す第７の断面図。
【図８】この発明の第１の実施例に係わる半導体集積回
路装置の製造工程を示す第８の断面図。
路装置の製造工程を示す第８の断面図。
【図９】この発明の第１の実施例に係わる半導体集積回
路装置の製造工程を示す第９の断面図。
路装置の製造工程を示す第９の断面図。
【図１０】この発明の第１の実施例に係わる半導体集積
回路装置の製造工程を示す第１０の断面図。
回路装置の製造工程を示す第１０の断面図。
【図１１】この発明の第１の実施例に係わる半導体集積
回路装置の製造工程を示す第１１の断面図。
回路装置の製造工程を示す第１１の断面図。
【図１２】この発明の第２の実施例に係わる半導体集積
回路装置の断面図。
回路装置の断面図。
【図１３】この発明に係わる半導体集積回路装置を用い
るのに適した第１の高周波用途の集積回路を示す図。
るのに適した第１の高周波用途の集積回路を示す図。
【図１４】この発明に係わる半導体集積回路装置を用い
るのに適した第２の高周波用途の集積回路を示す図。
るのに適した第２の高周波用途の集積回路を示す図。
【図１５】従来の半導体集積回路装置の断面図。
【図１６】従来の半導体集積回路装置の要所となる第１
の製造工程を示す断面図。
の製造工程を示す断面図。
【図１７】従来の半導体集積回路装置の要所となる第２
の製造工程を示す断面図。
の製造工程を示す断面図。
１０…Ｐ-型シリコン基板、１４…Ｐ型エピタキシャル
層、１５…基体、１８…Ｎ型コレクタ領域、２４…酸化
膜、２６…多結晶珪素膜、２８…ＭＯＳＦＥＴ形成予定
領域、３０…バイポ−ラトランジスタ形成予定領域、３
４…酸化膜、３８…Ｐ+型ベ−ス領域、４０…Ｐ型ベ−
ス領域、４２…窒化珪素膜、４４，４６…開口部、４８
…ポリシリコン層、５０…モリブデンシリサイド層、５
２…コレクタ電極、５４…エミッタ電極、５６…ゲ−ト
電極、６０…ソ−ス／ドレインコンタクト領域、６２…
エミッタ領域、６４…酸化膜、６８…コンタクト孔、７
０…開口部、７２、７４、７６、７８、８０…配線。
層、１５…基体、１８…Ｎ型コレクタ領域、２４…酸化
膜、２６…多結晶珪素膜、２８…ＭＯＳＦＥＴ形成予定
領域、３０…バイポ−ラトランジスタ形成予定領域、３
４…酸化膜、３８…Ｐ+型ベ−ス領域、４０…Ｐ型ベ−
ス領域、４２…窒化珪素膜、４４，４６…開口部、４８
…ポリシリコン層、５０…モリブデンシリサイド層、５
２…コレクタ電極、５４…エミッタ電極、５６…ゲ−ト
電極、６０…ソ−ス／ドレインコンタクト領域、６２…
エミッタ領域、６４…酸化膜、６８…コンタクト孔、７
０…開口部、７２、７４、７６、７８、８０…配線。
Claims (9)
- 【請求項１】 半導体基体内に設けられたバイポ−ラト
ランジスタのコレクタ、ベ−スおよびエミッタそれぞれ
の領域と、前記基体上に導出されたコレクタ、ベ−スお
よびエミッタそれぞれの電極と、前記基体上に設けら
れ、前記各電極を前記基体上で互い絶縁する、エッチン
グ耐性がそれぞれ異なる複数種類の絶縁膜を積層して構
成した積層絶縁膜と、前記基体内に設けられた絶縁ゲ−
ト型トランジスタのソ−スおよびドレインそれぞれの領
域と、前記ソ−ス領域とドレイン領域との間の前記基体
上に設けられたゲ−ト絶縁膜と、前記ゲ−ト絶縁膜上に
設けられたゲ−ト電極と、を具備することを特徴とする
半導体集積回路装置。 - 【請求項２】 前記絶縁ゲ−ト型トランジスタは、ソ−
スおよびドレインそれぞれの領域と、前記ソ−ス領域と
ドレイン領域との間の前記基体上に設けられたゲ−ト絶
縁膜と、前記ゲ−ト絶縁膜上に設けられたゲ−ト絶縁膜
の保護被膜と、前記保護被膜上に設けられたゲ−ト電極
と、を具備することを特徴とする請求項１に記載の半導
体集積回路装置。 - 【請求項３】 前記積層絶縁膜は前記基体上より順次、
酸化珪素膜、窒化珪素膜を積層した膜で構成されること
を特徴とする請求項１あるいは２いずれかに記載の半導
体集積回路装置。 - 【請求項４】 前記ゲ−ト絶縁膜の保護被膜は多結晶珪
素膜で構成されることを特徴とする請求項２に記載の半
導体集積回路装置。 - 【請求項５】 第１導電型の半導体基板内に第２導電型
のコレクタ領域を形成する工程と、前記基板表面に絶縁
ゲ−ト型トランジスタのゲ−ト絶縁膜となる第１の絶縁
膜を形成する工程と、前記第１の絶縁膜上にゲ−ト絶縁
膜保護被膜を形成する工程と、前記ゲ−ト絶縁膜保護被
膜を、少なくとも前記コレクタ領域上より選択的に除去
する工程と、全面に第２の絶縁膜を形成する工程と、前
記コレクタ領域内にベ−ス領域形成用の第１導電型の不
純物を選択的に導入する工程と、前記第２の絶縁膜上
に、この第２の絶縁膜と異なるエッチング耐性を持つ第
３の絶縁膜を形成する工程と、前記第２および第３の絶
縁膜を絶縁ゲ−ト型トランジスタ形成予定領域上、及び
少なくともエミッタ開口部形成予定領域上から選択的に
除去する工程と、全面に第１の導電膜を形成する工程
と、前記第１の導電膜を、少なくとも絶縁ゲ−ト型トラ
ンジスタのゲ−ト電極パタ−ン、バイポ−ラトランジス
タのエミッタ電極パタ−ンにパタ−ニングする工程と、
前記絶縁ゲ−ト型トランジスタのゲ−ト電極パタ−ンを
マスクとして、前記基板内にソ−ス／ドレイン領域形成
用の第２導電型の不純物を選択的に導入する工程と、全
面に第４の絶縁膜を形成する工程と、前記第４の絶縁膜
を少なくとも前記コレクタ領域上より除去するととも
に、前記第４の絶縁膜にソ−ス／ドレイン領域に通じる
開口部を開口する工程と、全面に第２の導電膜を形成す
る工程と、前記第２の導電膜を、所定の配線パタ−ンに
パタ−ニングする工程と、を具備することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項６】 前記第３の絶縁膜は窒化珪素膜であるこ
とを特徴とする請求項５に記載の半導体集積回路装置の
製造方法。 - 【請求項７】 前記第２の絶縁膜は酸化珪素膜であるこ
とを特徴とする請求項５に記載の半導体集積回路装置の
製造方法。 - 【請求項８】 前記ゲ−ト絶縁膜保護被膜はポリシリコ
ン膜であることを特徴とする請求項５に記載の半導体集
積回路装置の製造方法。 - 【請求項９】 前記第１の導電膜は第２導電型不純物を
含む多結晶珪素膜と高融点金属膜、または高融点金属の
シリサイド膜を積層した構造であることを特徴とする請
求項５に記載の半導体集積回路装置の製造方法。
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