JPS6052591B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS6052591B2 JPS6052591B2 JP2035181A JP2035181A JPS6052591B2 JP S6052591 B2 JPS6052591 B2 JP S6052591B2 JP 2035181 A JP2035181 A JP 2035181A JP 2035181 A JP2035181 A JP 2035181A JP S6052591 B2 JPS6052591 B2 JP S6052591B2
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【発明の詳細な説明】
本発明は半導体集積回路装置の製造方法、特にＭＯＳ
素子とバイポーラ素子を同一チップ上に形成する、いわ
ゆるＢ１−ＭＯＳ集積回路装置の製造方法に関するもの
である。
素子とバイポーラ素子を同一チップ上に形成する、いわ
ゆるＢ１−ＭＯＳ集積回路装置の製造方法に関するもの
である。
一般にバイポーラ素子は、占有チップ面積あたりのド
ライブ能力が大であり、アナログ量処理の精度が高いが
集積度が低く、入力インピーダンスが低いなど欠点があ
り、一方、ＭＯＳ素子は入力インピーダンスが大きく、
集積度が大きいという特長をもつているので、バイポー
ラ素子を主体とするチップ上にバイポーラ素子の上記九
色を補填するＭＯＳ素子を組み込むことが有効であり、
その最も代表的なものとして入力段にＭＯＳ素子を用い
た演算増幅器、いわゆるＭＯＳトップのオペレーション
アンプがすでに製品化され、大量に販売されている。
ライブ能力が大であり、アナログ量処理の精度が高いが
集積度が低く、入力インピーダンスが低いなど欠点があ
り、一方、ＭＯＳ素子は入力インピーダンスが大きく、
集積度が大きいという特長をもつているので、バイポー
ラ素子を主体とするチップ上にバイポーラ素子の上記九
色を補填するＭＯＳ素子を組み込むことが有効であり、
その最も代表的なものとして入力段にＭＯＳ素子を用い
た演算増幅器、いわゆるＭＯＳトップのオペレーション
アンプがすでに製品化され、大量に販売されている。
このような従来のＢ１−ＭＯＳ集積回路装置はバイポ
ーラ素子として叩ｎトランジスタ、ＭＯＳ素子としてｐ
チャネルＭＯＳトランジスタを用いたものが多いので、
以下かゝるＢＩ−ＭＯＳ集積回路を代表例として、従来
の製造方法を第１図を用いて説明する。
ーラ素子として叩ｎトランジスタ、ＭＯＳ素子としてｐ
チャネルＭＯＳトランジスタを用いたものが多いので、
以下かゝるＢＩ−ＭＯＳ集積回路を代表例として、従来
の製造方法を第１図を用いて説明する。
まず第１図Ａに示すように、ｐ形シリコン基板１上に
ｎ形高不純物濃度の埋込み層２を形成したのち、ｎ形低
不純物濃度のエピタキシャル層３を成長させる。
ｎ形高不純物濃度の埋込み層２を形成したのち、ｎ形低
不純物濃度のエピタキシャル層３を成長させる。
ついで、第１図Ｂに示すように耐酸化性膜、例えば窒
化膜４をマスクして選択酸化をおこない、エピタキシャ
ル層３における素子形成部３ａ，３ｂ間を電気的に分離
するための厚に酸化膜５を形成する。
化膜４をマスクして選択酸化をおこない、エピタキシャ
ル層３における素子形成部３ａ，３ｂ間を電気的に分離
するための厚に酸化膜５を形成する。
ついで第１図Ｃに示すように、窒化膜４を除去し、イオ
ン注入時に保護膜として用いるための酸化膜６を形成し
、さらにホトレジスト膜７を形成し、そのレジスト膜７
をマスクとしてボロンイオンを上記酸化膜６を通して半
導体表面部へ注入し、その後上記ホトレジスト膜７を除
去し、熱処理によつて上記注入されたボロンをドライビ
ング拡散させることにより、ｐ形のベース層８とソース
層９およびドレイン層１０、さらには拡散抵抗（図示せ
ず）を形成する。
ン注入時に保護膜として用いるための酸化膜６を形成し
、さらにホトレジスト膜７を形成し、そのレジスト膜７
をマスクとしてボロンイオンを上記酸化膜６を通して半
導体表面部へ注入し、その後上記ホトレジスト膜７を除
去し、熱処理によつて上記注入されたボロンをドライビ
ング拡散させることにより、ｐ形のベース層８とソース
層９およびドレイン層１０、さらには拡散抵抗（図示せ
ず）を形成する。
ついで第１図Ｄに示すようにイオン注入法、ガス拡散法
などによつてｎ形高不純物濃度のコレクタコンタクト用
ｎ＋層１１およびエミッタ用ｎ＋層１２を形成する。
などによつてｎ形高不純物濃度のコレクタコンタクト用
ｎ＋層１１およびエミッタ用ｎ＋層１２を形成する。
そして第１図Ｅに示すようにリンガラス膜等の酸化膜１
３をデポジションした後、ゲートとなる部分の酸化膜１
３と６を共に部分的に除去し、あらためてゲート酸化膜
１４を形成する。
３をデポジションした後、ゲートとなる部分の酸化膜１
３と６を共に部分的に除去し、あらためてゲート酸化膜
１４を形成する。
最後に第１図Ｆに示すように半導体に対する電極取り出
し部の酸化膜１３と６に窓開けを行なつた後電極〔ベー
ス１５、エミッタ１６、コレクタ１７、ソース１８、ゲ
ート１９、ドレイン２０〕等およびその他の配線等を形
成する。
し部の酸化膜１３と６に窓開けを行なつた後電極〔ベー
ス１５、エミッタ１６、コレクタ１７、ソース１８、ゲ
ート１９、ドレイン２０〕等およびその他の配線等を形
成する。
このような集積回路装置を製造するにあたつては、各素
子の特性パラメータを再現性よく精度を高めてコントロ
ールすることが重要なポイントとなるが、ＢＩ−ＭＯＳ
集積回路装置においては最低限制御しなければならない
上記特性パラメータとは、（１）各素子の接合耐圧 （２）Ｎｐｎトランジスタの電流増幅率（ＨｐＥｃ）Ｐ
ｎｐトランジスタの電流増幅率（ＨｐＥ）（３）ｐチャ
ネルＭＯＳトランジスタのしきい値電圧（Ｔｈ）（４）
拡散抵抗の抵抗値（Ｒ） である。
子の特性パラメータを再現性よく精度を高めてコントロ
ールすることが重要なポイントとなるが、ＢＩ−ＭＯＳ
集積回路装置においては最低限制御しなければならない
上記特性パラメータとは、（１）各素子の接合耐圧 （２）Ｎｐｎトランジスタの電流増幅率（ＨｐＥｃ）Ｐ
ｎｐトランジスタの電流増幅率（ＨｐＥ）（３）ｐチャ
ネルＭＯＳトランジスタのしきい値電圧（Ｔｈ）（４）
拡散抵抗の抵抗値（Ｒ） である。
特に第１図のプロセスを見ても分るように、ｎ＋エミッ
タ拡散工程を終了した後に、ゲート酸化膜形成などの高
温の熱処理工程をともなうため、一度拡散したｎ＋層が
再分布してしまい、なかでもバイポーラ回路部のＮｐｎ
トランジスタのＨＦＥを精度よくコントロールすること
が大変難しく、ＢＩ−ＭＯＳ集積回路装置製造プロセス
上の最大の問題点ともなつている。このＮｐｎトランジ
スタのｈ１を精度よくコントロールする方法として、（
ａ）ｎ＋エミッタ拡散工程の時に、その後の熱処理によ
るＨＦＥの変化量を考えてＨＦＥコントロールを行なう
。
タ拡散工程を終了した後に、ゲート酸化膜形成などの高
温の熱処理工程をともなうため、一度拡散したｎ＋層が
再分布してしまい、なかでもバイポーラ回路部のＮｐｎ
トランジスタのＨＦＥを精度よくコントロールすること
が大変難しく、ＢＩ−ＭＯＳ集積回路装置製造プロセス
上の最大の問題点ともなつている。このＮｐｎトランジ
スタのｈ１を精度よくコントロールする方法として、（
ａ）ｎ＋エミッタ拡散工程の時に、その後の熱処理によ
るＨＦＥの変化量を考えてＨＦＥコントロールを行なう
。
（ｂ）ｎ＋エミッタ拡散工程時点では、ｎ＋デポジショ
ンを行なうのみにとどめ、ゲート酸化形成工程など、Ｍ
ＯＳ素子を形成するのに必要な熱処理がすべて終了した
のちに、不活性雰囲気中で熱処理を行なうことにより、
最終工程でＨＦＥの値を再調整する。
ンを行なうのみにとどめ、ゲート酸化形成工程など、Ｍ
ＯＳ素子を形成するのに必要な熱処理がすべて終了した
のちに、不活性雰囲気中で熱処理を行なうことにより、
最終工程でＨＦＥの値を再調整する。
（ｃ）ｎ＋エミッタ拡散後のＭＯＳ素子のゲート酸化膜
を形成するプロセスなどを低温化することによりｈ１の
変化量を最小におさえる。
を形成するプロセスなどを低温化することによりｈ１の
変化量を最小におさえる。
などの方法が考えられるが、各方法ともそれぞれ問題が
あり、たとえば（ａ）の場合ではその後の熱処理工程の
ばらつきが大なるため、ＨｐＥの変化量を再現性よく予
想するとが難かしく、（ｂ）の場合では、不活性ガスで
熱処理中に、その熱処理時間の長短によりＭＯＳ素子の
Ｖｔｈの変化量が変り、（ｃ）の場合では、ＭＯＳ素子
のゲート酸化膜とシリコン基板の準位を精度よくコント
ロールすることが難しく、Ｔｈの不安定要因となりうる
。
あり、たとえば（ａ）の場合ではその後の熱処理工程の
ばらつきが大なるため、ＨｐＥの変化量を再現性よく予
想するとが難かしく、（ｂ）の場合では、不活性ガスで
熱処理中に、その熱処理時間の長短によりＭＯＳ素子の
Ｖｔｈの変化量が変り、（ｃ）の場合では、ＭＯＳ素子
のゲート酸化膜とシリコン基板の準位を精度よくコント
ロールすることが難しく、Ｔｈの不安定要因となりうる
。
したがつて本発明は従来方法におけるＨＦＥｌＶｔｈの
制御性およびＶｔｈの不安定性などの欠点を解消するた
めに成されたものであつて、その目的はゲート酸化工程
をエミッタ層形成工程に先立つて行なうことにより、Ｖ
ｔｈの不安定要因を作らずにＨｐεの制御性を向上させ
る半導体集積回路装置の製造方法を提供するものてある
。
制御性およびＶｔｈの不安定性などの欠点を解消するた
めに成されたものであつて、その目的はゲート酸化工程
をエミッタ層形成工程に先立つて行なうことにより、Ｖ
ｔｈの不安定要因を作らずにＨｐεの制御性を向上させ
る半導体集積回路装置の製造方法を提供するものてある
。
この様な目的を達成するため、本発明ではエミッタ形成
前に多結晶シリコン膜を形成し、その多結晶シリコン膜
の一部からエミッタ拡散を行なうとともにこの多結晶シ
リコン膜の他の部分を利用してゲート配線を構成するも
のである。
前に多結晶シリコン膜を形成し、その多結晶シリコン膜
の一部からエミッタ拡散を行なうとともにこの多結晶シ
リコン膜の他の部分を利用してゲート配線を構成するも
のである。
さらに本発明の他の目的は占有面積を小さくし、高集積
密度の集積回路装置の製造を可能にすることである。以
下本発明をその一実施例を用いて詳細に説明する。
密度の集積回路装置の製造を可能にすることである。以
下本発明をその一実施例を用いて詳細に説明する。
第２図ＡないしＥは本発明に係る半導体集積回路装置の
製造方法の一実施例における各製造工程での試料の断面
を示す図である。
製造方法の一実施例における各製造工程での試料の断面
を示す図である。
まず、第１図を用いて説明した従来の方法と全つたく同
様な方法により埋込み層２およびエピタキシャル層３を
形成したのち、第２図Ａに示すように窒化シリコン膜等
の耐酸化性マスクによつてエピタキシャル層３の素子形
成部３ａ，３ｂ間を分離するように選択的に厚い酸化膜
５を形成すると同時にバイポーラトランジスタのベース
領域形成部３ａ１を囲みかつそれ３ａ１とコレクタコン
タクト形成部３ａ２とを分離する様に酸化膜５ａを形成
し、その後耐酸化性マスクを除去し、薄い酸化膜６を形
成した後、公知の選択的拡散法、たとえばイオン注入法
などによりｐ形ベース層８を形成したのち必要に応じて
チャネルドープ用イオン注入を行ない、さらに必要に応
じて上記酸化膜６を除去して新らたにきれいなゲート用
酸化膜１４を熱酸化法によつて形成する。
様な方法により埋込み層２およびエピタキシャル層３を
形成したのち、第２図Ａに示すように窒化シリコン膜等
の耐酸化性マスクによつてエピタキシャル層３の素子形
成部３ａ，３ｂ間を分離するように選択的に厚い酸化膜
５を形成すると同時にバイポーラトランジスタのベース
領域形成部３ａ１を囲みかつそれ３ａ１とコレクタコン
タクト形成部３ａ２とを分離する様に酸化膜５ａを形成
し、その後耐酸化性マスクを除去し、薄い酸化膜６を形
成した後、公知の選択的拡散法、たとえばイオン注入法
などによりｐ形ベース層８を形成したのち必要に応じて
チャネルドープ用イオン注入を行ない、さらに必要に応
じて上記酸化膜６を除去して新らたにきれいなゲート用
酸化膜１４を熱酸化法によつて形成する。
ついで第２図Ｂに示すように、エミッタおよびコレクタ
電極取り出しとなる領域のゲート用酸化−膜１４を公知
の写真製版、エッチング技術で除去した後、ｎ形不純物
を含むシリコン膜２１を形成する。
電極取り出しとなる領域のゲート用酸化−膜１４を公知
の写真製版、エッチング技術で除去した後、ｎ形不純物
を含むシリコン膜２１を形成する。
このシリコン膜２１は多結晶シリコン膜の他、エピタキ
シャル成長シリコン膜ないしは多孔質シリコン膜でもよ
い。またｎ形不純物はシリコン膜形成時にドープしても
、またはシリコン膜形成後に拡散によつて導入してもよ
い。ついで第２図ｃに示すように写真製版技術によつて
ホトレジスト膜２２をパターニングし、それをマスクと
してシリコン膜２１をエッチングし、エミッタ電極部２
１ａ１コレクタ電極部２１ｂおよびゲート電極部２１ｃ
を形成し、その後同じくホトレジスト膜２２をマスクと
してｐ形不純物をイオン注入し、ベース電極取り出し層
８ａ１ソース９ａ１ドレイン１０ａを形成する。
シャル成長シリコン膜ないしは多孔質シリコン膜でもよ
い。またｎ形不純物はシリコン膜形成時にドープしても
、またはシリコン膜形成後に拡散によつて導入してもよ
い。ついで第２図ｃに示すように写真製版技術によつて
ホトレジスト膜２２をパターニングし、それをマスクと
してシリコン膜２１をエッチングし、エミッタ電極部２
１ａ１コレクタ電極部２１ｂおよびゲート電極部２１ｃ
を形成し、その後同じくホトレジスト膜２２をマスクと
してｐ形不純物をイオン注入し、ベース電極取り出し層
８ａ１ソース９ａ１ドレイン１０ａを形成する。
ついで、第２図Ｄに示すように、アニール処理によりシ
リコン膜１１ａ，１１ｂを拡散源としてｎ形高不純物濃
度のエミツ用層１２とコレクタ電極取り出し層１１を形
成し、さらにパッシベーション膜としてリンガラス層１
３をデポジションする。
リコン膜１１ａ，１１ｂを拡散源としてｎ形高不純物濃
度のエミツ用層１２とコレクタ電極取り出し層１１を形
成し、さらにパッシベーション膜としてリンガラス層１
３をデポジションする。
ついで第２図Ｅに示すようにベース層およびソース層、
ドレイン層さらには多結晶シリコン膜に対するコレクタ
用としてリンガラス膜、酸化膜に窓開けを行ない、アル
ミニウム電極１５，１７，１８，２０および配線層（図
示せず。
ドレイン層さらには多結晶シリコン膜に対するコレクタ
用としてリンガラス膜、酸化膜に窓開けを行ない、アル
ミニウム電極１５，１７，１８，２０および配線層（図
示せず。
）を施こす。以上詳細に説明したように、本発明の半導
体集積回路装置の製造方法においては、ゲート酸化膜形
成後にエミッタ拡散窓を開け、ｎ形高不純物濃度を含む
多結晶シリコン膜をエミッタ拡散形成用拡散源およびゲ
ート電極用として利用するものであるから、バイポーラ
トランジスタのＨ，を決めるエミッタ拡散層形成後に、
ゲート酸化などの高温熱処理を行なう必要がなく、した
がつてＶｔｈの不安定要因を作ることなくＨｐＥの制御
性を向上させることができる。
体集積回路装置の製造方法においては、ゲート酸化膜形
成後にエミッタ拡散窓を開け、ｎ形高不純物濃度を含む
多結晶シリコン膜をエミッタ拡散形成用拡散源およびゲ
ート電極用として利用するものであるから、バイポーラ
トランジスタのＨ，を決めるエミッタ拡散層形成後に、
ゲート酸化などの高温熱処理を行なう必要がなく、した
がつてＶｔｈの不安定要因を作ることなくＨｐＥの制御
性を向上させることができる。
またベース周囲を酸化膜で囲むことによつてＭＯＳトラ
ンジスタのソース、ドレイン形成が多結晶シリコン膜の
パターニングを行なうときのマスクでセルフ、アライン
的におこなえるため本発明にか）るセルフ●アラインの
多結晶シリコンゲートＭＯＳトランジスタの占有面積す
なわち第２図Ｅの部分上面図である第３図の厚い酸化膜
５と半導体との境界線Ａ２で囲まれた部分の面積は第１
図Ｆの部分上面図である。
ンジスタのソース、ドレイン形成が多結晶シリコン膜の
パターニングを行なうときのマスクでセルフ、アライン
的におこなえるため本発明にか）るセルフ●アラインの
多結晶シリコンゲートＭＯＳトランジスタの占有面積す
なわち第２図Ｅの部分上面図である第３図の厚い酸化膜
５と半導体との境界線Ａ２で囲まれた部分の面積は第１
図Ｆの部分上面図である。
第４図の従来のアルミニウム・ゲートＭＯＳトランジス
タの占有面積（同じく境界線Ａ１で囲まれた部分の面積
に比べ錫％に縮少され、高集積化が可能となる。また、
多結晶シリコン膜を電極配線として使う場合、アルミニ
ウムなどの金属配線に比べ、抵抗が高くなるので、もし
回路上問題がある場合には、リンガラス膜をデポジショ
ンする前に上記多ｌ結晶シリコン膜上にモリブデンシリ
サイドや白金シリサイドなどの高導電性耐熱材料からな
る層を形成して抵抗を下げるようにするとよい。
タの占有面積（同じく境界線Ａ１で囲まれた部分の面積
に比べ錫％に縮少され、高集積化が可能となる。また、
多結晶シリコン膜を電極配線として使う場合、アルミニ
ウムなどの金属配線に比べ、抵抗が高くなるので、もし
回路上問題がある場合には、リンガラス膜をデポジショ
ンする前に上記多ｌ結晶シリコン膜上にモリブデンシリ
サイドや白金シリサイドなどの高導電性耐熱材料からな
る層を形成して抵抗を下げるようにするとよい。
図面の簡単な説明第１図ＡないしＦは従来のＢＩ−ＭＯ
Ｓ集積回路７装置の製造方法における製造工程での試料
の断面を示す図、第２図ＡないしＥは本発明の一実例に
おける各主要工程での試料の断面を示す図、第３図は本
発明の方法、第４図は従来の方法により得られたそれぞ
れのＭＯＳトランジスタ部分の平面９パターンを示す図
面である。
Ｓ集積回路７装置の製造方法における製造工程での試料
の断面を示す図、第２図ＡないしＥは本発明の一実例に
おける各主要工程での試料の断面を示す図、第３図は本
発明の方法、第４図は従来の方法により得られたそれぞ
れのＭＯＳトランジスタ部分の平面９パターンを示す図
面である。
１・・・・・・ｐ形シリコン基板、２・・・・・・ｎ形
高不純物濃度の埋込み層、３，３ａ，３ａ１，３ａ２，
３ｂ・・・・・ｎ形低不純物濃度のエピタキシャル層、
４・・・窒化膜、５，５ａ，６，１３，１４・・・・酸
化膜、７・・・・・ホトレジスト膜、８，８ａ・・・・
・・ベース層、９，９ａ・・・・・・ソース層、１０，
１０ａ・・・・・・ドレイン層、１１・・・・・・コレ
クタ電極取り出し層、１２・・・・ｎ形高不純物濃度の
エミッタ層、１５，１６，１７，１８，１９，２０・・
・・・電極、２１，２１ａ，２１ｂ，２１ｃ・・・・・
・シリコン膜、２２・・・・・・ホトレジスト膜、Ａｌ
，Ａ２・・・・・・厚い酸化膜５と半導体との境界線、
Ｂ・・・・・・コンタクト用孔の段。
高不純物濃度の埋込み層、３，３ａ，３ａ１，３ａ２，
３ｂ・・・・・ｎ形低不純物濃度のエピタキシャル層、
４・・・窒化膜、５，５ａ，６，１３，１４・・・・酸
化膜、７・・・・・ホトレジスト膜、８，８ａ・・・・
・・ベース層、９，９ａ・・・・・・ソース層、１０，
１０ａ・・・・・・ドレイン層、１１・・・・・・コレ
クタ電極取り出し層、１２・・・・ｎ形高不純物濃度の
エミッタ層、１５，１６，１７，１８，１９，２０・・
・・・電極、２１，２１ａ，２１ｂ，２１ｃ・・・・・
・シリコン膜、２２・・・・・・ホトレジスト膜、Ａｌ
，Ａ２・・・・・・厚い酸化膜５と半導体との境界線、
Ｂ・・・・・・コンタクト用孔の段。
Claims (1)
- 【特許請求の範囲】 １ バイポーラ素子とＭＯＳとを同一チップ上に形成す
る集積回路装置の製造方法において、上記素子間が相互
に誘電体で電気的に分離されかつバイポーラ素子におけ
る第１導電形のベース層の全周が上記導電体で囲まれて
形成された半導体基板に熱酸化法によつて酸化膜を形成
し、バイポーラ素子のエミッタおよびコレクタ電極取り
出し領域上の上記酸化膜を除去し、その後第２導電形不
純物を含むシリコン膜を形成し、上記シリコン膜からの
不純物拡散によつて第２導電形のエミッタ層とコレクタ
電極取り出し層を形成するとともに、上記シリコン膜を
パターンニングしてゲート電極、エミッタ電極およびコ
レクタ電極として使用し、かつ上記シリコン膜のパター
ンニングに使用したマスクをもちいて第１導電形の高不
純物濃度のベース電極取り出し層、ソース層、ドレイン
層を形成することを特徴とする半導体集積回路装置の製
造方法。 ２ 耐酸化性膜をマスクとして選択的に酸化して形成し
たシリコン酸化膜を上記誘電体として使用することを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置の製造方法。 ３ シリコン膜表面に金属のシリサイド膜を形成した後
、パッシベーション膜をデポジションすることを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置の
製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035181A JPS6052591B2 (ja) | 1981-02-14 | 1981-02-14 | 半導体集積回路装置の製造方法 |
| DE19823205022 DE3205022A1 (de) | 1981-02-14 | 1982-02-12 | Verfahren zum herstellen einer integrierten halbleiterschaltung |
| US06/348,541 US4445268A (en) | 1981-02-14 | 1982-02-12 | Method of manufacturing a semiconductor integrated circuit BI-MOS device |
| US06/478,590 US4486942A (en) | 1981-02-14 | 1983-03-24 | Method of manufacturing semiconductor integrated circuit BI-MOS device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035181A JPS6052591B2 (ja) | 1981-02-14 | 1981-02-14 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57134956A JPS57134956A (en) | 1982-08-20 |
| JPS6052591B2 true JPS6052591B2 (ja) | 1985-11-20 |
Family
ID=12024695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035181A Expired JPS6052591B2 (ja) | 1981-02-14 | 1981-02-14 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052591B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072255A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| JPS60217657A (ja) * | 1984-04-12 | 1985-10-31 | Mitsubishi Electric Corp | 半導体集積回路装置の製造方法 |
| JPS61139057A (ja) * | 1984-12-11 | 1986-06-26 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| JPS61206250A (ja) * | 1985-03-08 | 1986-09-12 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
-
1981
- 1981-02-14 JP JP2035181A patent/JPS6052591B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57134956A (en) | 1982-08-20 |
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