JPS61206250A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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JPS61206250A
JPS61206250A JP4602385A JP4602385A JPS61206250A JP S61206250 A JPS61206250 A JP S61206250A JP 4602385 A JP4602385 A JP 4602385A JP 4602385 A JP4602385 A JP 4602385A JP S61206250 A JPS61206250 A JP S61206250A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、微細化された高速バイポーラトランジスタ
と高速ＭＯＳＦＥＴとを同一の半導体基板上に共存させ
た半導体集積回路装置に関する。
〔発明の技術的背景〕
従来、この種の半導体集積回路装置として、バイポーラ
トランジスタと０ＭＯＳＦＥＴとを共存させたものは、
例えば第４図に示すように構成されている。第４図にお
いて、１１はｐ型の半導体基板で、この半導体基板１１
にはｎ＋型の埋込層１２１．１２ｚが形成されている。
１３はｐｍのエピタキシャル層、１４１．１４２はこの
エピタキシャル層１３における上記埋込層１２１．１２
．上に形成されるｎ型の不純物拡散層、１５１，１５ｘ
はｐチャネル型ＭＯＳＦＥＴＱＰのンース、ドレイン領
域（ｐ型不純物拡散層）、１６１ｒ１６２はｎチャネル
型ＭＯＳＦＥＴＱｎのソース、ドレイン領域（ｎ型不純
物拡散層）、１７、はバイポーラトランジスタＴｒのコ
レクタ導出用のｎ型不純物拡散層、１７２はトランジス
タＴｒのペースとしてのｐＷ不純物拡散層、１７３はＴ
　ｒのエミッタとしてのｎ型不純物拡散層、１７４はペ
ース導出用のｐ十型不純物拡散層、１８ｐ　、　１８ｎ
はＭＯＳＦＥＴＱｐ　、　Ｑｎのゲート電極（ポリシリ
コア）、１９はフィールド酸化膜、２０は７リコン酸化
膜、２１は各素子の配線層である。
ところで、上記のような構成の半導体集積回路装置１を
構成する際、ＭＯＳＦＥＴＱｐ　、　Ｑｎのソース、ド
レイン領域１５１．ノ５２および１６１ｒ１６２は、ポ
リシリコンから成るゲート電極１８ｐ　、　１８ｎを用
いてセル７アライメントに形成している。一方、バイポ
ーラトランジスタＴｒのエミッタ（ｎ＋型不純物拡散層
１７３）を形成する際の拡散源として、ポリシリコンエ
ミッタ構造を用い、エミッタ電極２２を拡散源としても
使用している。
また、上記ポリシリコンエミッタを用いることによシ、
セルフアライメントに外部ペースを形成している。さら
に、ＭＯＳＦＥＴのｆ−）電極に用いられるポリシリコ
ンには、シート抵抗を低減するためにリンあるいはリン
と砒素の不純物をドープし、バイポーラトランジスタに
関しては、浅いエミッタ抵抗と高い電流増幅率とを確保
するため、砒素を高濃度にドープしている。
〔背景技術の問題点〕
ところで、ＭＯＳＦＥＴおよびバイポーラトランジスタ
の微細化によシ動作速度の高速化を図る場合、ゲート電
極およびエミッタ電極の比抵抗を下げるために、これら
の電極を形成するポリシリコン層にドープする不純物濃
度をできるだけ高く設定する必要がある。しかし、不純
物濃度を高く設定すると浅いエミッタ領域の形成が困難
となったシ（不純物が短時間で深く拡散されてしまうこ
とによる）、不純物の酸化膜つきぬけ（絶縁破壊）を起
こす欠点がある。また、ポリシリコン中の電子の移動度
にも限界があり、所定値以下にポリシリコン層の抵抗値
を下げることができない。例えば、パイデーラドランシ
ス゛りに用いる、砒素をドープしたポリシリコン層は比
抵抗が５．０〜２．５　Ｘ　１０　　Ω・鋸でおり、Ｍ
ＯＳＦＥＴのゲート電極としてのポリシリコン層の比抵
抗は２．２５Ｘ１０　〜７．５　Ｘ　１０　　Ω・−で
ある。高速バイポーラトランジスタや高速ＭＯＳＦＥＴ
においては、エミッタ抵抗、ｒ−ト抵抗とエミッタに寄
生する容量、ゲートに寄生する容量とのそれぞれの積に
比例した遅延が各トランジスタの周波数特性に影響する
ため、上述し九抵抗値の減少は高速性を追求する上で重
要な要因となる。なお、各素子の微細化は寄生容量の低
減という点で動作速度の高速化に対して寄与する。
〔発明の目的〕
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、ＭＯＳＦＥＴのゲート電極抵
抗およびバイポーラトランジスタのエミッタ電極抵抗を
低減でき、バイプーラトランジスタおよびＭＯＳＦＥＴ
とともに高速でかつ微細化への対応が可能な半導体集積
回路装置を提供することである。
〔発明の概要〕
すなわち、この発明においては上記の目的を達成するた
めに、ＭＯＳＦＥＴのゲート電極およびバイポーラトラ
ンジスタのエミッタ電極として同一工程で形成されるポ
リサイド層、シリサイド層、高融点メタル層あるいはポ
リシリコン層と高融点メタル層との積層膜やシリサイド
層と高融点メタル層との積層膜を用いるものである。
また、ゲート電極およびエミッタ電極としてポリサイド
層、シリサイド層あるいは、ポリシリコン層と高融点メ
タル層との積層膜を用いる場合には、不純物を高濃度に
ドープし、この層をバイポーラトランジスタのエミッタ
拡散源としても使用している。
〔発明の実施例〕
以下、この発明の一実施例について図面を参照して説明
する。第１図（−）〜葎）はその製造工程を示す図で、
まず、（、）図に示すように基板濃度１０１４〜１０１
７ｍ’程度のｐ型シリコン基板２３上に、拡散マスク用
絶縁膜例えば熱酸化膜を形成し、必要個所をパターニン
グした後、アンチモンｓｂあるいは砒素Ａ８にて高濃度
（１０〜１０ｍ）なｎ十拡散層２４１．２４□を形成す
る。さらに、上記絶縁膜を全面除去した後、ウェハー全
面にｐ型のエピタキシャル層２５を堆積形成する。ｐ型
のエピタキシャル層としては、厚さが１〜５μｍ、比抵
抗が０．５〜１０Ω・α程度とする。ただしこの条件は
一定の目安であυ、素子の条件によシ当然変化させるべ
き値である。次いで、ｐチャネル型のＭＯＳ　トランジ
スタ形成領域およびバイポーラ型トランジスタを集積形
成する領域として、ｎ−ｗｅ　ｌ　１領域２６．．２６
□を形成する。まず最初に上記ウェハーの表面に熱酸化
膜２７を約５００〜１０００Ｘ熱形成し、リンのイオン
インプランテーションを用いて拡散源を形成する。例え
ばドーズ量２Ｘ１０　　ｃｍ　　で加速電圧１５０ｋｅ
ｙを用い、次の熱工程で１〜３μｍ程度の深さに拡散す
れば、ｎ−ｗｅｌｌ濃度として８〜ｌ０ＸＩＯ−１５（
７）−３が得られる。熱拡散は１１００〜１２００℃の
高温を用いれば良い。この時、埋込み層２４１゜２４、
から上方向への拡散も起こり、ｎ−ｗｅｌｌ拡散層の拡
散長が短かくなるため、熱拡散時間も短かくなり、ｎ−
ｗｅｌｌ領域の形成が容易になる。
次に、（ｂ）図に示すように、上記ウェハー全面に熱酸
化膜２８を３００〜２０００Ｘ程度の厚さに形成し、耐
酸化性の絶縁膜２９（例えばＳｉＮ　）を１０００〜２
５００Ｘ堆積させ、フィールド領域のバターニングを行
なう。この後、ゾロンあるいはリンのイオンインプラン
テーションによってチャネルカット３０．３１を形成す
る。
次に、（Ｃ）図に示すように、絶縁層２９をマスクにし
てフィールドの選択酸化（フィールド酸化膜３２）を約
０．７〜１．２μｍ程度施こし、絶縁層２９、熱酸化膜
２８を除去した後、再びＭＯＳトランジスタのデート酸
化膜として約１００〜１０００Ｘの熱酸化膜３３を形成
する。
さらに、（ｄ）図に示すように、バイポーラ型トラ／ジ
スタ部にレジストとフィールド酸化膜３２をマスクにし
てゾロンのイオンインプランテーションを施し、アニー
ルあるいは必要に応じて１０００℃程度の温度で拡散を
施し、シート抵抗ρｍ＝５００〜２０００Ｑ／（：Ｊ程
度の活性ペース領域３４（ドラフトヘース構造の内部ペ
ース領域）を形成する。また、必要に応じてｐチャネル
あるいはｎチャネル型ＭＯＳトランジスタのゲートスレ
ッショールド電圧規定用のチャネルインプランテーショ
ン３５．３６を種々施こす。
次に、（、）図に示すように、エミッタ拡散用の開口３
２をノそターニング形成した後、アンド−ブト？リシリ
コンを５００〜１５０θ又堆積させ、このポリシリコン
層の全面に砒素のイオンイングランチージョンを施こす
。さらに、上記ポリシリコン層上にシリサイド層あるい
は高融点メタル層を堆積させ、熱処理を施してポリサイ
ド膜化するとともに、ポリサイド膜中の砒素の不純物イ
オンを均一化する。このようにして形成するポリサイド
膜におけるシリサイドの膜厚は、−例として１５００〜
６０００Ｘ程度にすると良い。
また、砒素の不純物イオンの注入量は、均一化された膜
中において２〜６Ｘ１０”α−３程度に抑えておく。こ
れは、バイポーラトランジスタのエミッタ拡散源として
用いる際に、浅い二重拡散層に異常拡散が生じて歩留り
を低下させない不純物のドース量である。この工程の別
の方法としては、更に膜の抵抗を下げるために、４リサ
イド膜ではなく全体をシリサイド膜として形成したり、
あるいはシリサイド膜上に高融点メタル層を被着させた
積層膜を形成し、シリサイド膜中にエミッタ拡散源とし
て砒素の不純物イオンを２〜６　Ｘ　ｌ　０２０ｃｍ−
’程度注入しても良い。
さらに別の方法として、エミッタ拡散用の開口３７を／
ＩＦターニング形成した後、予め（膜を堆積する前に）
加速電圧５　Ｑ’　ｋｅＶ程度で砒素のイオンインプラ
ンテーションを施し、その後シリサイド層や高融点メタ
ル層、あるいはシリサイド層と高融点メタル層上の積層
膜を堆積形成する。必要があれば熱処理を施し、エミッ
タ拡散層における砒素イオンの活性化を行なう工程を導
入してもよい。
次に、上記のようにして形成した各種構造の膜をノ臂タ
ーニングし、ＭＯＳドア／ジスタのゲート領域３８．３
９およびバイポーラ型トランジスタのエミッタ領域４０
を形成し、エミッタ拡散を施こした後、バイポーラ型ト
ランジスタのエミ、り・ペース接合を形成し、高い電流
増幅率を確保する。
次に、（ｆ）図に示すように、ｎチャネル屋ＭＯＳトラ
ンジスタのソース、ドレイン領域４２．４２’と同時に
、バイポーラ型トランジスタのコレクタ領域４３を、ｐ
チャネル１Ｍ０Ｓトランジスタのソース、ドレイン領域
４４　、４４’と同時にノ々イポーラ壓トランジスタの
外部ペース領域４５をそれぞれフィールド酸化膜あるい
は各種構造の膜によるセルファラインド方式によって、
砒素トサロンのイオンイングランチージョンを行なって
形成する。この時、セルファラインド方式で上記ソース
、ドレイン領域を形成する際のマスクとは各種構造の膜
上にＣＶＤ酸化膜や窒化膜を堆積形成してパターニング
を施こし、これを残しておくことによシイオンインプラ
ンテーションの時のマスクとして使用できる。また、各
種構造の膜を・ぐターニングした際のホトレジストを残
して、同様、イオンインプランテーション時のマスクと
するのも一例である。
その後、熱酸化できる膜構造、例えばポリサイド層やシ
リサイド層の場合、表面に熱酸化膜４７を形成する。そ
して、（ｇ）図に示すようにパッシベーション膜４８．
４９のつみ増しを種々行ない、各素子のコンタクト部を
開口してメタル５０を蒸着してパターニングを行なって
、バイポーラ型トランジスタと相補型ＭＯ８）ランジス
タとを完成する。
一方、表面を熱酸化できない材質の場合には、熱酸化膜
を形成せずに直接ノ母、シペーション膜を積層形成する
。
なお、第２図に示すように、バイポーラトランジスタの
コレクタ電極４０．もエミッタ電極４０、と同様な構造
とすることもできる。またコレクタ拡散４３としてｎ＋
埋込み層２４．に達する深いＮ＋層を別工程として加え
ておいてもよく、この際、コレクタ抵抗の低減に効果が
ある。
ところで、バイポーラトランジスタおよびＭＯＳＦＥＴ
の微細化により高速動作を追求する際、外部ペースをエ
ミ、り電極を用いてセルフアライメントに形成するバイ
ポーラトランジスタは、エミッタ拡散上の細いエミッタ
電極から直接にはメタル配線を取り出せなくなる。この
点を解決するために、第３図（、）に示すようにペース
の拡散領域外でメタル配線を取シ出す開口１００を設け
る。この際、抵抗の低いエミッタ電極によって高速性が
維持される。第３図（ｂ）に上記第３図（、）のＡ　−
Ａ’線に沿った断面構成を示す。なお、第３図（ａ）　
、　（ｂ）において、１１０はコレクタ開口、１２０は
ペース開口、１３０ｍ、１３０ｂはそれぞれエミ、り電
極、１４０はポリシリコン膜１４１とシリサイド膜１４
２とから成るポリサイドエミッタ、１４３はｐ＋外部ペ
ースに接したｐ＋ポリシリコン膜である。
上述したように、ＭＯＳＦＥＴのゲート電極およびバイ
ポーラトランジスタのエミッタ電極として、同一工程で
形成されるポリサイド層、シリサイド層、高融点メタル
層およびポリシリコン層と高融点メタル層との積層膜や
シリサイド層と高融点メタル層との積層膜を用いたので
、エミッタ抵抗およびゲート配線抵抗を低減でき、ＭＯ
ＳＦＥＴおよびバイポーラトランジスタともに動作速度
の高速化が図れる。また、ＭＯＳＦＥＴのソース、ドレ
イン領域およびバイポーラトランジスタの外部ペースを
セル７アライメントに形成できるうえ、高融点系の材質
を使用するため後の処理工程において比較的高温に耐え
得るので、製造工程の簡略化および自由度を拡大できる
。
さらに、エミッタ電極としてポリサイド層、シリサイド
層およびポリシリコン層と高融点メタル層との積層膜や
シリサイド層と高融点メタル層との積層膜を用いた場合
のように、電極自身に砒素の不純物イオンが充分台まれ
ており、工ミッタ拡散領域と接触する構造では、ポリシ
リコンエミッタ電極と同様にエミッタ領域の浅い拡散に
もかかわらず高い電流増幅率が確保できる。
なお１ポリサイド層、シリサイド層およびポリシリコン
層と高融点メタル層との積層膜のシート抵抗は１〜５Ω
／口、高融点メタル層およびシリサイド層と高融点メタ
ル層との積層膜のシート抵抗は０１〜１Ω／口程度であ
り、高濃度の不純物をドープしたポリシリコン層に比べ
て１／１００〜ｌ／１０００である。
〔発明の効果〕
以上説明したようにこの発明によれば、ＭＯＳＦＥＴの
ゲート電極抵抗およびバイポーラトランジスタのエミッ
タ電極抵抗を低減でき、バイポーラトランジスタおよび
ＭＯＳＦＥＴともに高速でかつ微細化への対応が可能な
半導体集積回路装置が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わる半導体集積回路装
置の製造工程を説明するだめの断面図、第２図は他の製
造工程を説明するための断面図、第３図はこの発明の他
の実施例を説明するだめの図、第４図は従来の半導体集
積回路装置の断面構成図である。 ２３・・・半導体基板、３８．３９・・・ＭＯＳＦＥＴ
のゲート電極、４０・・・バイポーラトランジスタのエ
ミッタ電極。 出願人代理人　弁理士　鈴　江　武　彦′Ｍ３図 （ａ） 第　４図

Claims (3)

    【特許請求の範囲】
  1. （１）バイポーラトランジスタとＭＯＳＦＥＴとを同一
    の半導体基板上に集積した半導体集積回路装置において
    、上記バイポーラトランジスタのエミッタ電極およびＭ
    ＯＳＦＥＴのゲート電極として同一工程で形成されるポ
    リサイド層、シリサイド層、高融点メタル層、あるいは
    ポリシリコン層と高融点メタル層との積層膜やシリサイ
    ド層と高融点メタル層との積層膜を用いることを特徴と
    する半導体集積回路装置。
  2. （２）前記バイポーラトランジスタのエミッタ電極およ
    び前記ＭＯＳＦＥＴのゲート電極としてのポリサイド層
    、シリサイド層あるいはポリシリコン層と高融点メタル
    層との積層膜に、不純物を高濃度にドープし、この層を
    バイポーラトランジスタのエミッタ拡散源として用いる
    ことを特徴とする特許請求の範囲第１項記載の半導体集
    積回路装置。
  3. （３）前記不純物は、ｎ型の砒素イオンであることを特
    徴とする特許請求の範囲第２項記載の半導体集積回路装
    置。
JP4602385A 1985-03-07 1985-03-08 半導体集積回路装置及びその製造方法 Granted JPS61206250A (ja)

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