JPH0240220B2 - - Google Patents
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- JPH0240220B2 JPH0240220B2 JP59106777A JP10677784A JPH0240220B2 JP H0240220 B2 JPH0240220 B2 JP H0240220B2 JP 59106777 A JP59106777 A JP 59106777A JP 10677784 A JP10677784 A JP 10677784A JP H0240220 B2 JPH0240220 B2 JP H0240220B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は高速特性に優れたポリシリコンゲート
の相補型MOSトランジスタと、高い遮断周波数
をもつた低消費電力のバイポーラ型トランジスタ
とを同一のチツプ内に共存させた半導体集積回路
装置、及びその製造方法に関する。
の相補型MOSトランジスタと、高い遮断周波数
をもつた低消費電力のバイポーラ型トランジスタ
とを同一のチツプ内に共存させた半導体集積回路
装置、及びその製造方法に関する。
相補型MOSトランジスタで構成された半導体
集積回路装置（以下CMOSという）において最
も問題になる不良モードは、通称ラツチアツプ現
象と呼ばれる不良動作である。このラツチアツプ
現象は、CMOSとバイポーラ型トランジスタと
を共存させた半導体集積回路装置（以下Bi―
CMOSという）においても当然ながら免れ得ぬ
もので、むしろバイポーラ型トランジスタを飽和
状態で動作させるとサブ電流が増加するため、ラ
ツチアツプ現象はより顕著に現れることになる。
集積回路装置（以下CMOSという）において最
も問題になる不良モードは、通称ラツチアツプ現
象と呼ばれる不良動作である。このラツチアツプ
現象は、CMOSとバイポーラ型トランジスタと
を共存させた半導体集積回路装置（以下Bi―
CMOSという）においても当然ながら免れ得ぬ
もので、むしろバイポーラ型トランジスタを飽和
状態で動作させるとサブ電流が増加するため、ラ
ツチアツプ現象はより顕著に現れることになる。
そこで、Ｐウエル構造のCMOSにおけるラツ
チアツプ現象につき、第１図〜第３図を参照して
説明する。
チアツプ現象につき、第１図〜第３図を参照して
説明する。
CMOSインバータ回路は第１図に示す回路構
成をなし、またこの回路を形成する通常の半導体
装置は第２図に示すような構造をなしている。こ
のCMOS半導体装置は、Ｎ型半導体基板１にＰ
型不純物を導入してＰウエル領域２を形成し、こ
のＰウエル領域２内にＮ型のソース領域３および
ドレイン領域４を形成した後、そのチヤンネル領
域上にゲート電極５を設けてＮチヤンネルMOS
型トランジスタ（NMOSFET）６が形成されて
いる。また、これに隣接するＮ型半導体基板１の
主面にもＰ型のソース領域３およびドレイン領域
４を形成し、そのチヤンネル領域上にゲート電極
５を設けることによりＰチヤンネルMOS型半導
体トランジスタ（PMOSFET）７が形成されて
いる。なお、図中には寄生トランジスタQ1，Q2
を書き入れてある。
成をなし、またこの回路を形成する通常の半導体
装置は第２図に示すような構造をなしている。こ
のCMOS半導体装置は、Ｎ型半導体基板１にＰ
型不純物を導入してＰウエル領域２を形成し、こ
のＰウエル領域２内にＮ型のソース領域３および
ドレイン領域４を形成した後、そのチヤンネル領
域上にゲート電極５を設けてＮチヤンネルMOS
型トランジスタ（NMOSFET）６が形成されて
いる。また、これに隣接するＮ型半導体基板１の
主面にもＰ型のソース領域３およびドレイン領域
４を形成し、そのチヤンネル領域上にゲート電極
５を設けることによりＰチヤンネルMOS型半導
体トランジスタ（PMOSFET）７が形成されて
いる。なお、図中には寄生トランジスタQ1，Q2
を書き入れてある。
上記の場合、寄生トランジスタQ2はＮチヤン
ネルMOSFET６のソース及びドレイン領域３，
４と、Ｐウエル領域２と、Ｎ型半導体基板１とか
らなる縦型のNPNトランジスタを構成している。
この寄生トランジスタQ2の電流増幅率β2は拡散
の深さが浅くなるに従つて大きな値を示すように
なり、β2＝10〜1000程度になる。
ネルMOSFET６のソース及びドレイン領域３，
４と、Ｐウエル領域２と、Ｎ型半導体基板１とか
らなる縦型のNPNトランジスタを構成している。
この寄生トランジスタQ2の電流増幅率β2は拡散
の深さが浅くなるに従つて大きな値を示すように
なり、β2＝10〜1000程度になる。
他方、別の寄生トランジスタQ1はPMOSFET
７のソース及びドレイン領域３，４と、Ｎ型半導
体基板１と、Ｐウエル領域２とからなる横型の
PNPトランジスタを構成している。この寄生ト
ランジスタQ1の電流増幅率β1はβ2に比べて比較
的小さいが、このβ1でさえ素子寸法が小さくなる
に従つてβ1＞１になり得る。
７のソース及びドレイン領域３，４と、Ｎ型半導
体基板１と、Ｐウエル領域２とからなる横型の
PNPトランジスタを構成している。この寄生ト
ランジスタQ1の電流増幅率β1はβ2に比べて比較
的小さいが、このβ1でさえ素子寸法が小さくなる
に従つてβ1＞１になり得る。
このようなCMOSインバータに対してインパ
ルス的にノイズが加わると、VDD―VSS間に直流
の異常電流が流れ、該異常電流は一旦流れ始める
とその後ノイズを取り除いても継続して流れ続け
ることになる。この異常電流による不良モードは
両寄生トランジスタQ1，Q2に基づくPNPNサイ
リスタ構造におけるラツチアツプ（Latch up）
現象として扱われるもので、第４図の等価回路で
示される。このラツチアツプ現象の発生条件は、
寄生トランジスタQ1，Q2の電流増幅率を夫々β1，
β2としたとき、β1・β2≧１で与えられる。
ルス的にノイズが加わると、VDD―VSS間に直流
の異常電流が流れ、該異常電流は一旦流れ始める
とその後ノイズを取り除いても継続して流れ続け
ることになる。この異常電流による不良モードは
両寄生トランジスタQ1，Q2に基づくPNPNサイ
リスタ構造におけるラツチアツプ（Latch up）
現象として扱われるもので、第４図の等価回路で
示される。このラツチアツプ現象の発生条件は、
寄生トランジスタQ1，Q2の電流増幅率を夫々β1，
β2としたとき、β1・β2≧１で与えられる。
本発明は上記事情に鑑みてなされたもので、バ
イポーラトランジスタを共存させたために
CMOS部分のラツチアツプ現象が生じ易くなつ
ているBi―CMOSであつて、CMOS部分におけ
る前述した寄生バイポーラトランジスタの電流増
幅率β1，β2を共に小さくしてラツチアツプを防止
すると共に、β1・β2＜１に設定することによつて
ラツチアツプフリーの状態を保ち得る構造を具備
した半導体集積回路装置とその製造方法を提供す
るものである。
イポーラトランジスタを共存させたために
CMOS部分のラツチアツプ現象が生じ易くなつ
ているBi―CMOSであつて、CMOS部分におけ
る前述した寄生バイポーラトランジスタの電流増
幅率β1，β2を共に小さくしてラツチアツプを防止
すると共に、β1・β2＜１に設定することによつて
ラツチアツプフリーの状態を保ち得る構造を具備
した半導体集積回路装置とその製造方法を提供す
るものである。
〔発明の概要〕
本発明による半導体集積回路装置は、第１導電
型半導体基板と、該半導体基板上を覆つて設けら
れた第１導電型半導体層と、該半導体層と前記半
導体基板との境界において選択的に設けられた複
数の第２導電型高濃度埋込領域と、これら複数の
第２導電型高濃度埋込領域の夫々に達して前記半
導体層の表面から選択的に設けられた複数の第２
導電型ウエル領域と、これら複数の第２導電型ウ
エル領域の少なくとも一つに該領域をコレクタ領
域として形成されたバイポーラトランジスタと、
残りの前記第２導電型ウエル領域に形成された第
１導電型チヤンネル絶縁ゲート電界効果トランジ
スタと、該第１導電型チヤンネル絶縁ゲート電界
効果トランジスタが形成されている第２導電型ウ
エル領域と前記第１導電型半導体層領域との境界
で前記第２導電型高濃度埋込領域に接して形成さ
れた高不純物濃度の第２導電型ガードリング領域
と、前記第１導電型半導体層に形成された第２導
電型チヤンネル絶縁ゲート電界効果トランジスタ
とを具備したことを特徴とするものである。
型半導体基板と、該半導体基板上を覆つて設けら
れた第１導電型半導体層と、該半導体層と前記半
導体基板との境界において選択的に設けられた複
数の第２導電型高濃度埋込領域と、これら複数の
第２導電型高濃度埋込領域の夫々に達して前記半
導体層の表面から選択的に設けられた複数の第２
導電型ウエル領域と、これら複数の第２導電型ウ
エル領域の少なくとも一つに該領域をコレクタ領
域として形成されたバイポーラトランジスタと、
残りの前記第２導電型ウエル領域に形成された第
１導電型チヤンネル絶縁ゲート電界効果トランジ
スタと、該第１導電型チヤンネル絶縁ゲート電界
効果トランジスタが形成されている第２導電型ウ
エル領域と前記第１導電型半導体層領域との境界
で前記第２導電型高濃度埋込領域に接して形成さ
れた高不純物濃度の第２導電型ガードリング領域
と、前記第１導電型半導体層に形成された第２導
電型チヤンネル絶縁ゲート電界効果トランジスタ
とを具備したことを特徴とするものである。
上記本発明による半導体集積回路装置は、第１
導電型チヤンネル絶縁ゲート電界効果トランジス
タが形成されているウエル領域下に高濃度の埋込
領域が設けられ、且つ該埋込領域に達する高不純
物濃度の第２導電型ガードリング領域が形成され
ているため、これら高濃度埋込領域およびガード
リング領域の寄与によつてCMOS部分における
寄生トランジスタの電流増幅率を１よりも充分に
小さく維持できる。その結果、バイポーラトラン
ジスタと共存されて一般的にはラツチアツプが生
じ易くなつているにもかかわらず、CMOS部分
におけるラツチアツプ現象の発生を防止すること
が可能になる。
導電型チヤンネル絶縁ゲート電界効果トランジス
タが形成されているウエル領域下に高濃度の埋込
領域が設けられ、且つ該埋込領域に達する高不純
物濃度の第２導電型ガードリング領域が形成され
ているため、これら高濃度埋込領域およびガード
リング領域の寄与によつてCMOS部分における
寄生トランジスタの電流増幅率を１よりも充分に
小さく維持できる。その結果、バイポーラトラン
ジスタと共存されて一般的にはラツチアツプが生
じ易くなつているにもかかわらず、CMOS部分
におけるラツチアツプ現象の発生を防止すること
が可能になる。
他方、本発明の製造方法は、上記本発明による
半導体集積回路装置を製造するに際し、前記二種
類の絶縁ゲート電界効果トランジスタのゲート電
極およびパイポーラトランジスタのエミツタ電極
及びコレクタ電極を前記第２導電型不純物を高濃
度にドープしたポリシリコン層をパターンニング
することにより形成し、また前記ポリシリコン層
を拡散源として前記第２導電型ガードリング領域
を形成することを特徴とするものである。この方
法により、比較的簡単な工程で上記本発明による
半導体集積回路装置の製造が可能となる。
半導体集積回路装置を製造するに際し、前記二種
類の絶縁ゲート電界効果トランジスタのゲート電
極およびパイポーラトランジスタのエミツタ電極
及びコレクタ電極を前記第２導電型不純物を高濃
度にドープしたポリシリコン層をパターンニング
することにより形成し、また前記ポリシリコン層
を拡散源として前記第２導電型ガードリング領域
を形成することを特徴とするものである。この方
法により、比較的簡単な工程で上記本発明による
半導体集積回路装置の製造が可能となる。
以下、第４図Ａ〜Ｈを参照し、本発明による半
導体集積回路装置の一実施例につきその製造方法
を併記して説明する。
導体集積回路装置の一実施例につきその製造方法
を併記して説明する。
第４図Ａ〜Ｈはその製造工程を示す図である。
まず、同図Ａに示すように、基板濃度1014〜1017
cm-3程度のＰ型シリコン基板１１上に拡散用の絶
縁膜、例えば熱酸化膜を形成し、その必要箇所を
パターンニングした後、これを拡散マスクとして
（As）或いは砒素（As）を選択的に拡散し、1018
〜1020の不純物濃度を有する高濃度のN+型埋込
領域１２1，１２2を形成する。続いて上記の絶縁
膜を除去した後、ウエハー全面にＰ型のエピタキ
シヤル層１３を堆積形成する。該Ｐ型エピタキシ
ヤル層１３の厚さは１〜5μｍ、比抵抗は0.5〜
10Ω・cmとする。但し、これは一定の目安であ
り、素子の具体的な条件に応じて当然に変化させ
るべき値である。次いで、バイポーラトランジス
タの形成領域およびPMOSFETの形成領域とし
て、夫々Ｎウエル領域１４1，１４2を次のように
して形成する。まず最初に、上記ウエハーの表面
を熱酸化して膜厚500〜1000Åに熱酸化膜１５を
形成し、燐のイオン注入により拡散源を形成した
後に熱拡散を行なう。例えば、ドーズ量２×
1012、加速電圧150keVの条件で燐のイオン注入
を行ない、続く熱工程で１〜3μｍ程度の深さに
拡散すれば、表面の不純物濃度８〜10×1015cm-3
のＮウエル領域が形成される。この熱拡散は1000
℃以上の高温熱工程を用いて行なえばよい。その
際、N+型埋込領域１２1，１２2を拡散源とした
上方への不純物拡散も同時に起るから、Ｎウエル
領域１４1，１４2の形成に要する拡散長（即ち拡
散時間）が短縮され、容易にＮウエルを形成する
ことができる。
まず、同図Ａに示すように、基板濃度1014〜1017
cm-3程度のＰ型シリコン基板１１上に拡散用の絶
縁膜、例えば熱酸化膜を形成し、その必要箇所を
パターンニングした後、これを拡散マスクとして
（As）或いは砒素（As）を選択的に拡散し、1018
〜1020の不純物濃度を有する高濃度のN+型埋込
領域１２1，１２2を形成する。続いて上記の絶縁
膜を除去した後、ウエハー全面にＰ型のエピタキ
シヤル層１３を堆積形成する。該Ｐ型エピタキシ
ヤル層１３の厚さは１〜5μｍ、比抵抗は0.5〜
10Ω・cmとする。但し、これは一定の目安であ
り、素子の具体的な条件に応じて当然に変化させ
るべき値である。次いで、バイポーラトランジス
タの形成領域およびPMOSFETの形成領域とし
て、夫々Ｎウエル領域１４1，１４2を次のように
して形成する。まず最初に、上記ウエハーの表面
を熱酸化して膜厚500〜1000Åに熱酸化膜１５を
形成し、燐のイオン注入により拡散源を形成した
後に熱拡散を行なう。例えば、ドーズ量２×
1012、加速電圧150keVの条件で燐のイオン注入
を行ない、続く熱工程で１〜3μｍ程度の深さに
拡散すれば、表面の不純物濃度８〜10×1015cm-3
のＮウエル領域が形成される。この熱拡散は1000
℃以上の高温熱工程を用いて行なえばよい。その
際、N+型埋込領域１２1，１２2を拡散源とした
上方への不純物拡散も同時に起るから、Ｎウエル
領域１４1，１４2の形成に要する拡散長（即ち拡
散時間）が短縮され、容易にＮウエルを形成する
ことができる。
次に、第２図Ｂに示すようにして素子領域を定
義する。まず、Ｐ型エピタキシヤル層１３の表面
を熱酸化して膜厚300〜2000Åの熱酸化膜１６を
形成し、更にCVD法によつて例えばSi3N4等の耐
酸化性絶縁膜１７を厚さ約1000Åだけ積層堆積す
る。続いてこの積層膜１６，１７をパターンニン
グし、該積層膜を素子形成予定部にのみ残置させ
る。なお、その後必要に応じて積層膜１６，１７
をマスクとするボロン或いは燐のイオン注入を行
ない、チヤンネルカツト１８，１９を形成する。
義する。まず、Ｐ型エピタキシヤル層１３の表面
を熱酸化して膜厚300〜2000Åの熱酸化膜１６を
形成し、更にCVD法によつて例えばSi3N4等の耐
酸化性絶縁膜１７を厚さ約1000Åだけ積層堆積す
る。続いてこの積層膜１６，１７をパターンニン
グし、該積層膜を素子形成予定部にのみ残置させ
る。なお、その後必要に応じて積層膜１６，１７
をマスクとするボロン或いは燐のイオン注入を行
ない、チヤンネルカツト１８，１９を形成する。
次いで、耐酸化性絶縁膜１７をマスクとして選
択酸化を行ない、第４図Ｃに示すように膜厚約
0.7〜1.2μｍのフイールド酸化膜２０を形成し、
該フイールド酸化膜で囲まれたＰ型素子領域およ
びＮ型素子領域を分離形成する。続いて、前記の
積層膜１６，１７を除去して素子領域表面を露出
した後、該素子領域表面を再度熱酸化し、MOS
トランジスタのゲート酸化膜となる膜厚200〜
1000Åの熱酸化膜２１を形成する。
択酸化を行ない、第４図Ｃに示すように膜厚約
0.7〜1.2μｍのフイールド酸化膜２０を形成し、
該フイールド酸化膜で囲まれたＰ型素子領域およ
びＮ型素子領域を分離形成する。続いて、前記の
積層膜１６，１７を除去して素子領域表面を露出
した後、該素子領域表面を再度熱酸化し、MOS
トランジスタのゲート酸化膜となる膜厚200〜
1000Åの熱酸化膜２１を形成する。
なお、第４図Ａ，Ｂの素子分離工程から明らか
なように、この実施例ではPMOSFET用のＮウ
エル１４2とNMOSFET用のＰ型エピタキシヤル
領域との境界に跨がる開孔部２２を形成する。こ
れはガードリング形成の際の不純物拡散を行なう
ためである。また、バイポーラトランジスタ用の
素子領域（Ｎウエル領域１２1）の中にも厚い絶
縁分離膜２０′を形成したのは、ウオールドベー
ス構造のバイポーラトランジスタを形成するため
である。
なように、この実施例ではPMOSFET用のＮウ
エル１４2とNMOSFET用のＰ型エピタキシヤル
領域との境界に跨がる開孔部２２を形成する。こ
れはガードリング形成の際の不純物拡散を行なう
ためである。また、バイポーラトランジスタ用の
素子領域（Ｎウエル領域１２1）の中にも厚い絶
縁分離膜２０′を形成したのは、ウオールドベー
ス構造のバイポーラトランジスタを形成するため
である。
次に、パイポーラトランジスタ用素子領域に選
択的にボロンをイオン注入し、第４図Ｄに示すよ
うにＰ型の活性ベース領域（ドラフトベース構造
の内部ベース領域）２３を形成する。このイオン
注入はレジストパターンで不要な部分をマスク
し、且つバイポーラトランジスタ部分のフイール
ド酸化膜２０及び絶縁分離膜２０′をブロツキン
グマスクとして行なう。イオン注入に続いてアニ
ーリングまたは必要に応じて1000〜1100℃の温度
で拡散スランピングを施し、シート抵抗ρs＝500
〜2000Ω／□程度の活性ベース領域２３を得る。
その後、必要に応じてPMOSFETおよび
NMOSFETの闘値電圧を制御するためのチヤン
ネルイオン注入２４，２５を施す。
択的にボロンをイオン注入し、第４図Ｄに示すよ
うにＰ型の活性ベース領域（ドラフトベース構造
の内部ベース領域）２３を形成する。このイオン
注入はレジストパターンで不要な部分をマスク
し、且つバイポーラトランジスタ部分のフイール
ド酸化膜２０及び絶縁分離膜２０′をブロツキン
グマスクとして行なう。イオン注入に続いてアニ
ーリングまたは必要に応じて1000〜1100℃の温度
で拡散スランピングを施し、シート抵抗ρs＝500
〜2000Ω／□程度の活性ベース領域２３を得る。
その後、必要に応じてPMOSFETおよび
NMOSFETの闘値電圧を制御するためのチヤン
ネルイオン注入２４，２５を施す。
次いで、第４図Ｅに示すN+型ガードリング領
域２６及びN+型コレクタコンタクト領域２７の
形成、電極材料としてポリシリコン層２８の堆積
を行なう。これは次のようにして行なう。まず、
各素子領域表面を覆つている熱酸化膜２１にバイ
ポーラトランジスタのエミツタ拡散窓２９1、コ
レクタ拡散窓２９2を形成すると共に、N+型ガー
ドリング領域を形成するための拡散窓２９3を開
孔する。ガードリング形成用の拡散窓２９3はＮ
ウエル１４1の接合境界両側に跨がつて形成して
もよく、またＰ型エピタキシヤル層１３の上には
跨がらずにＮウエル１４1上にのみ開孔してもよ
い。但し、何れにしてもN+型埋込領域１２1の上
には接続して形成されるような位置に設ける。続
いて、CVD法によりアンドープトSiを堆積し、
膜厚2000〜6000Åのアンドープトポリシリコン層
２８を形成する。更に、膜厚約5000Å程度の
CVD―SiO2膜３０を積層形成した後、バイポー
ラトランジスタのコレクタ拡散窓２９2、
PMOSFETおよびNMOSFET部分上を覆うCVD
―SiO2膜３０を選択的に除去する。次いで、残
置されたCVD―SiO2膜３０をマスクとし、
POCI3等を拡散源として高濃度の燐をポリシリコ
ン層２８中に選択的に拡散することにより、その
シート抵抗（ρs）をρs＝20Ω／□程度に低下させ
る。この際、ポリシリコン層中の拡散係数が大き
いため、高濃度に拡散された燐はポリシリコン層
３０を突抜け、コレクタ拡散窓２９2およびガー
ドリング形成用の拡散窓２９3を介してエピタキ
シヤル層中に拡散される。その結果、Ｎウエル１
４2中にはN+型埋込領域１２2に達するN+型コレ
クタコンタクト領域２７が形成され、またＮウエ
ル１４1とＰ型エピタキシヤル領域との間にはそ
の両者に接し且つN+型埋込領域１２1にまで達し
たN+型ガードリング領域２６が形成される。な
お、上記POCI3の濃度設定および熱工程は、二つ
のN+型領域２６，２７が夫々のN+型埋込領域１
２1，１２2に充分達するように行なうこととす
る。
域２６及びN+型コレクタコンタクト領域２７の
形成、電極材料としてポリシリコン層２８の堆積
を行なう。これは次のようにして行なう。まず、
各素子領域表面を覆つている熱酸化膜２１にバイ
ポーラトランジスタのエミツタ拡散窓２９1、コ
レクタ拡散窓２９2を形成すると共に、N+型ガー
ドリング領域を形成するための拡散窓２９3を開
孔する。ガードリング形成用の拡散窓２９3はＮ
ウエル１４1の接合境界両側に跨がつて形成して
もよく、またＰ型エピタキシヤル層１３の上には
跨がらずにＮウエル１４1上にのみ開孔してもよ
い。但し、何れにしてもN+型埋込領域１２1の上
には接続して形成されるような位置に設ける。続
いて、CVD法によりアンドープトSiを堆積し、
膜厚2000〜6000Åのアンドープトポリシリコン層
２８を形成する。更に、膜厚約5000Å程度の
CVD―SiO2膜３０を積層形成した後、バイポー
ラトランジスタのコレクタ拡散窓２９2、
PMOSFETおよびNMOSFET部分上を覆うCVD
―SiO2膜３０を選択的に除去する。次いで、残
置されたCVD―SiO2膜３０をマスクとし、
POCI3等を拡散源として高濃度の燐をポリシリコ
ン層２８中に選択的に拡散することにより、その
シート抵抗（ρs）をρs＝20Ω／□程度に低下させ
る。この際、ポリシリコン層中の拡散係数が大き
いため、高濃度に拡散された燐はポリシリコン層
３０を突抜け、コレクタ拡散窓２９2およびガー
ドリング形成用の拡散窓２９3を介してエピタキ
シヤル層中に拡散される。その結果、Ｎウエル１
４2中にはN+型埋込領域１２2に達するN+型コレ
クタコンタクト領域２７が形成され、またＮウエ
ル１４1とＰ型エピタキシヤル領域との間にはそ
の両者に接し且つN+型埋込領域１２1にまで達し
たN+型ガードリング領域２６が形成される。な
お、上記POCI3の濃度設定および熱工程は、二つ
のN+型領域２６，２７が夫々のN+型埋込領域１
２1，１２2に充分達するように行なうこととす
る。
次に、上記の燐拡散でバイポーラトランジスタ
部分をマスクしていたCVD―SiO2膜３０を除去
した後、該マスクされていた部分にのみ、或いは
全面のポリシリコン層２８に砒素をドープする。
砒素ドープに際しては、例えばドーズ量５〜20×
1015cm-2、加速電圧150keVの条件でイオン注入
した後、アニールを施してポリシリコン層内の砒
素濃度を均一化する。これによつてバイポーラト
ランジスタ部分には砒素のみがドープされ、その
他の部分には燐のみ又は燐および砒素がドープさ
れたポリシリコン層２８が形成されることにな
る。又別の方法として砒素ドープされているポリ
シリコン層２８を全面に堆積した後、記述したと
同様にしてバイポーラトランジスタ部分をマスク
して燐の高濃度拡散を行なうのもよい。
部分をマスクしていたCVD―SiO2膜３０を除去
した後、該マスクされていた部分にのみ、或いは
全面のポリシリコン層２８に砒素をドープする。
砒素ドープに際しては、例えばドーズ量５〜20×
1015cm-2、加速電圧150keVの条件でイオン注入
した後、アニールを施してポリシリコン層内の砒
素濃度を均一化する。これによつてバイポーラト
ランジスタ部分には砒素のみがドープされ、その
他の部分には燐のみ又は燐および砒素がドープさ
れたポリシリコン層２８が形成されることにな
る。又別の方法として砒素ドープされているポリ
シリコン層２８を全面に堆積した後、記述したと
同様にしてバイポーラトランジスタ部分をマスク
して燐の高濃度拡散を行なうのもよい。
次に、上記のようにして形成したポリシリコン
層２８をパターンニングし、第４図Ｆに示す
CMOSのゲート電極３１，３２、バイポーラト
ランジスタのエミツタ電極３３及びコレクタ電極
３４を形成すると共に、N+型ガードリング領域
２６にオーミツク接続したガードリング電極３５
を形成する。続いて熱処理を施してエミツタ電極
３３を拡散源とした砒素の拡散を行ない、接合の
浅いN+型エミツタ領域３６を形成してバイポー
ラトランジスタの高い電流増幅率を確保する。そ
の後、各種ポリシリコン電極３１〜３５の表面を
熱酸化して酸化膜３７を形成する。
層２８をパターンニングし、第４図Ｆに示す
CMOSのゲート電極３１，３２、バイポーラト
ランジスタのエミツタ電極３３及びコレクタ電極
３４を形成すると共に、N+型ガードリング領域
２６にオーミツク接続したガードリング電極３５
を形成する。続いて熱処理を施してエミツタ電極
３３を拡散源とした砒素の拡散を行ない、接合の
浅いN+型エミツタ領域３６を形成してバイポー
ラトランジスタの高い電流増幅率を確保する。そ
の後、各種ポリシリコン電極３１〜３５の表面を
熱酸化して酸化膜３７を形成する。
次に、砒素およびボロンの選択的イオン注入を
交互に行ない、第４図Ｇに示すように
NMOSFETのN+型ソースおよびドレイン領域３
８，３８′、PMOSFETのP+型ソースおよびドレ
イン領域３９，３９′、バイポーラトランジスタ
のP+型外部ベース領域４０を形成する。これら
のイオン注入は各種ポリシリコン電極３１，３
２，３３及びフイールド酸化膜２０をブロツキン
グマスクとして行なわれる結果、各不純物領域３
８〜４０は自己整合で形成されることになる。
交互に行ない、第４図Ｇに示すように
NMOSFETのN+型ソースおよびドレイン領域３
８，３８′、PMOSFETのP+型ソースおよびドレ
イン領域３９，３９′、バイポーラトランジスタ
のP+型外部ベース領域４０を形成する。これら
のイオン注入は各種ポリシリコン電極３１，３
２，３３及びフイールド酸化膜２０をブロツキン
グマスクとして行なわれる結果、各不純物領域３
８〜４０は自己整合で形成されることになる。
その後、第４図Ｈに示すようにPSG膜（燐添
加硅酸ガラス膜）或いはBPSG膜（ボロン及び燐
添加硅酸ガラス膜）等のパツシベーシヨン膜４
１，４２を積み増しした後、各素子のコンタクト
部を開口し、電極用金属の蒸着およびパターンニ
ングを行なつて各種電極４３…を形成すればバイ
ポーラトランジスタ及びCMOSの共存した半導
体集積回路装置が完成する。
加硅酸ガラス膜）或いはBPSG膜（ボロン及び燐
添加硅酸ガラス膜）等のパツシベーシヨン膜４
１，４２を積み増しした後、各素子のコンタクト
部を開口し、電極用金属の蒸着およびパターンニ
ングを行なつて各種電極４３…を形成すればバイ
ポーラトランジスタ及びCMOSの共存した半導
体集積回路装置が完成する。
上記実施例の製造方法によれば、比較的簡単な
工程で高速性能のCMOSと高い遮断周波数（T
＝３〜6GHz）で低消費電力、且つ低雑音のバイ
ポーラトランジスタとを共存させることができ
る。バイポーラトランジスタ部分では、エミツタ
領域３６の形成にポリシリコンからの砒素の拡散
を用いているため、浅い接合で高い電流増幅率を
確保できる。また、高濃度の燐を含むポリシリコ
ン層から拡散形成されたN+型コレクタコンタク
ト領域２７の存在により、バイポーラトランジス
タのコレクタ抵抗を低減してそのオン抵抗を下げ
ることができるから、これによつてバイポーラト
ランジスタの飽和電圧を低く抑えることができ
る。
工程で高速性能のCMOSと高い遮断周波数（T
＝３〜6GHz）で低消費電力、且つ低雑音のバイ
ポーラトランジスタとを共存させることができ
る。バイポーラトランジスタ部分では、エミツタ
領域３６の形成にポリシリコンからの砒素の拡散
を用いているため、浅い接合で高い電流増幅率を
確保できる。また、高濃度の燐を含むポリシリコ
ン層から拡散形成されたN+型コレクタコンタク
ト領域２７の存在により、バイポーラトランジス
タのコレクタ抵抗を低減してそのオン抵抗を下げ
ることができるから、これによつてバイポーラト
ランジスタの飽和電圧を低く抑えることができ
る。
さて、上記実施例のBi―CMOSでは、N+型ガ
ードリング２６がPMOSFET及びNMOSFETの
境界、しかもN+型埋込領域１２2に接して設けら
れていることから、次に述べる理由によつてラツ
チアツプ現象の防止が図られる。最も大きな理由
は、ラツチアツプ現象に関与する寄生トランジス
タのうち、PMOSFETのソース及びドレイン領
域をエミツタ、Ｎウエル１４2をベースとする寄
生PNPトランジスタの電流増幅率がN+型埋込領
域１２2およびN+型ガードリング領域２６の存在
によつて充分に１よりも小さくなるからである。
まず第１に、PMOSFET部分に高濃度のN+型埋
込領域１２2（一般には厚さ３〜6μｍ）が設けられ
ているため、Ｐ型シリコン基板１１をコレクタと
する縦型の寄生バーテイカルPNPトランジスタ
はベース濃度が極めて高くなる結果、その電流増
幅率は１よりも充分に小さくなる。しかし、この
埋込領域１２2だけでN+型ガードリング領域２６
がない場合には、スケーリングによりデイメンジ
ヨンが小さくなつてくるとＰ型エピタキシヤル層
１３をコレクタとするラテラル方向の寄生PNP
トランジスタの電流増幅率が大きくなる結果、や
はりラツチアツプを生じることになる。そこで、
上記実施例では第２の構成としてN+型ガードリ
ング領域２６を設け、このラテラル方向の寄生
PNPトランジスタのベース濃度を高くしている。
その結果、このラテラル型寄生PNPトランジス
タの電流増幅率は１よりも充分に小さく維持さ
れ、その動作を防止することができる。
ードリング２６がPMOSFET及びNMOSFETの
境界、しかもN+型埋込領域１２2に接して設けら
れていることから、次に述べる理由によつてラツ
チアツプ現象の防止が図られる。最も大きな理由
は、ラツチアツプ現象に関与する寄生トランジス
タのうち、PMOSFETのソース及びドレイン領
域をエミツタ、Ｎウエル１４2をベースとする寄
生PNPトランジスタの電流増幅率がN+型埋込領
域１２2およびN+型ガードリング領域２６の存在
によつて充分に１よりも小さくなるからである。
まず第１に、PMOSFET部分に高濃度のN+型埋
込領域１２2（一般には厚さ３〜6μｍ）が設けられ
ているため、Ｐ型シリコン基板１１をコレクタと
する縦型の寄生バーテイカルPNPトランジスタ
はベース濃度が極めて高くなる結果、その電流増
幅率は１よりも充分に小さくなる。しかし、この
埋込領域１２2だけでN+型ガードリング領域２６
がない場合には、スケーリングによりデイメンジ
ヨンが小さくなつてくるとＰ型エピタキシヤル層
１３をコレクタとするラテラル方向の寄生PNP
トランジスタの電流増幅率が大きくなる結果、や
はりラツチアツプを生じることになる。そこで、
上記実施例では第２の構成としてN+型ガードリ
ング領域２６を設け、このラテラル方向の寄生
PNPトランジスタのベース濃度を高くしている。
その結果、このラテラル型寄生PNPトランジス
タの電流増幅率は１よりも充分に小さく維持さ
れ、その動作を防止することができる。
他方、NMOSFET側の寄生トランジスタもラ
テラル方向のNPNトランジスタであるため、そ
の両方の電流増幅率の積をラツチアツプフリーの
状態である１以下に抑えることが可能である。な
お、上記のN+型ガードリング領域２６は、第４
図Ｈに示すように拡散源として用いたポリシリコ
ン電極３５を介してメタル電極端子４３に取出
し、その電位を集積回路装置の最高電位に接続し
ておくこととする。これによつて、N+型ガード
リング領域２６に接続された電極３５，４３は
MOSFET側の寄生ラテラルNPNトランジスタで
発生した基板電流を、該基板電流がPMOSFET
側に影響を与える前に吸取つてしまう役割を果
す。これもラツチアツプを防止する上で極めて有
効に作用するものである。
テラル方向のNPNトランジスタであるため、そ
の両方の電流増幅率の積をラツチアツプフリーの
状態である１以下に抑えることが可能である。な
お、上記のN+型ガードリング領域２６は、第４
図Ｈに示すように拡散源として用いたポリシリコ
ン電極３５を介してメタル電極端子４３に取出
し、その電位を集積回路装置の最高電位に接続し
ておくこととする。これによつて、N+型ガード
リング領域２６に接続された電極３５，４３は
MOSFET側の寄生ラテラルNPNトランジスタで
発生した基板電流を、該基板電流がPMOSFET
側に影響を与える前に吸取つてしまう役割を果
す。これもラツチアツプを防止する上で極めて有
効に作用するものである。
〔発明の効果〕
以上詳述したように、本発明によればバイポー
ラトランジスタとCMOSとを共存させ、且つ
CMOS部分における寄生バイポーラトランジス
タの電流増幅率を低下させることによつて、バイ
ポーラトランジスタと共存したことでCMOS部
分のラツチアツプを生じ易くなつているにもかか
わらず、ラツチアツプフリーの状態を維持するこ
とが可能な半導体集積回路装置とその好適な製造
方法を提供できるものである。
ラトランジスタとCMOSとを共存させ、且つ
CMOS部分における寄生バイポーラトランジス
タの電流増幅率を低下させることによつて、バイ
ポーラトランジスタと共存したことでCMOS部
分のラツチアツプを生じ易くなつているにもかか
わらず、ラツチアツプフリーの状態を維持するこ
とが可能な半導体集積回路装置とその好適な製造
方法を提供できるものである。
第１図は相補型MOSインバータの回路図、第
２図は従来の相補型MOSインバータの構造およ
びこれに形成される寄生トランジスタを示す構成
図であり、第３図はそのラツテアツプ現象を説明
するためのPNPNサイリスタ回路図、第４図Ａ
〜Ｈは本発明の一実施例になるBi―CMOS半導
体集積回路装置とその製造方法を工程順に示す断
面図である。 １１…Ｐ型シリコン基板、１２1，１２2…N+
型埋込領域、１３…Ｐ型エピタキシヤル層、１４
１，１４2…Ｎウエル領域、２０…フイールド酸化
膜、２１…ゲート酸化膜、２３…Ｐ型活性ベース
領域、２６…N+型ガードリング領域、２７…N+
型コレクタコンタクト領域、２８…ポリシリコン
層、２９1〜２９3…拡散窓、３１，３２…ゲート
電極、３３…エミツタ電極、３４…コレクタ電
極、３５…ガードリング電極、３６…N+型エミ
ツタ電極、３８，３８′…N+型ソース及びドレイ
ン領域、３９，３９′…P+型ソース及びドレイン
領域、４０…P+型外部ベース領域、４１，４２
…パツシベーシヨン膜、４３…メタル電極。
２図は従来の相補型MOSインバータの構造およ
びこれに形成される寄生トランジスタを示す構成
図であり、第３図はそのラツテアツプ現象を説明
するためのPNPNサイリスタ回路図、第４図Ａ
〜Ｈは本発明の一実施例になるBi―CMOS半導
体集積回路装置とその製造方法を工程順に示す断
面図である。 １１…Ｐ型シリコン基板、１２1，１２2…N+
型埋込領域、１３…Ｐ型エピタキシヤル層、１４
１，１４2…Ｎウエル領域、２０…フイールド酸化
膜、２１…ゲート酸化膜、２３…Ｐ型活性ベース
領域、２６…N+型ガードリング領域、２７…N+
型コレクタコンタクト領域、２８…ポリシリコン
層、２９1〜２９3…拡散窓、３１，３２…ゲート
電極、３３…エミツタ電極、３４…コレクタ電
極、３５…ガードリング電極、３６…N+型エミ
ツタ電極、３８，３８′…N+型ソース及びドレイ
ン領域、３９，３９′…P+型ソース及びドレイン
領域、４０…P+型外部ベース領域、４１，４２
…パツシベーシヨン膜、４３…メタル電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型半導体基板と、該半導体基板上を
覆つて設けられた第１導電型半導体層と、該半導
体層と前記半導体基板との境界において選択的に
設けられた複数の第２導電型高濃度埋込領域と、
これら複数の第２導電型高濃度埋込領域の夫々に
達して前記半導体層の表面から選択的に設けられ
た複数の第２導電型ウエル領域と、これら複数の
第２導電型ウエル領域の少なくとも一つに該領域
をコレクタ領域として形成されたバイポーラトラ
ンジスタと、残りの前記第２導電型ウエル領域に
形成された第１導電型チヤンネル絶縁ゲート電界
効果トランジスタと、該第１導電型チヤンネル絶
縁ゲート電界効果トランジスタが形成されている
第２導電型ウエル領域と前記第１導電型半導体層
領域との境界で前記第２導電型高濃度埋込領域に
接して形成された高不純物濃度の第２導電型ガー
ドリング領域と、前記第１導電型半導体層に形成
された第２導電型チヤンネル絶縁ゲート電界効果
トランジスタとを具備したことを特徴とする半導
体集積回路装置。 ２ 第１導電型半導体基板の表層に複数の第２導
電型高濃度埋込領域を選択的に形成した後、前記
半導体基板の主面を覆う第１導電型半導体層をエ
ピタキシヤル成長させる工程と、該第１導電型半
導体層の表面から選択的に第２導電型不純物を拡
散することにより前記複数の第２導電型高濃度埋
込領域の夫々に達する第２導電型ウエル領域を形
成する工程と、この第１導電型半導体層表面に選
択的にフイールド酸化膜を形成することにより、
該フイールド酸化膜で囲まれた第１導電型素子領
域および第２導電型素子領域を形成する工程と、
これら全ての素子領域表面をゲート絶縁膜となる
薄い絶縁膜で覆う工程と、第１導電型不純物を一
部の前記第２導電型素子領域内に選択的にドープ
することによりバイポーラトランジスタの第１導
電型活性ベース領域を形成する工程と、該活性ベ
ース領域を形成しなかつた第２導電型素子領域と
前記第１導電型素子領域の境界に開孔部を形成し
て前記半導体層を露出させる工程と、高濃度に第
２導電型不純物をドープされたポリシリコン層を
素子領域上に形成する工程と、該ポリシリコン層
を拡散源として前記開孔部から第２導電型不純物
を拡散することにより、前記第２導電型ウエル領
域および前記第１導電型半導体層領域の両者に接
し且つ前記第２導電型高濃度埋込領域に達する高
不純物濃度の第２導電型ガードリング領域を形成
する工程と、前記ポリシリコン層をパターンニン
グすることにより、前記活性ベース領域が形成さ
れていない第２導電型素子領域および前記第１導
電型素子領域上に前記薄い酸化膜を介して絶縁ゲ
ート型電界効果トランジスタのゲート電極を形成
すると共に、バイポーラトランジスタのエミツタ
電極及びコレクタ電極を形成する工程と、第１導
電型不純物の選択的ドーピング及び第２導電型不
純物の選択的ドーピングを交互に行なうことによ
り、前記活性ベース領域が形成されている第２導
電型素子領域にはバイポーラトランジスタを形成
すると共に、残りの第２導電型素子領域には第１
導電型チヤンネル絶縁ゲート電界効果トランジス
タを、また前記第１導電型素子領域には第２導電
型チヤンネル絶縁ゲート電界効果トランジスタを
夫々形成する工程とを具備したことを特徴とする
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10677784A JPS60250664A (ja) | 1984-05-26 | 1984-05-26 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10677784A JPS60250664A (ja) | 1984-05-26 | 1984-05-26 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60250664A JPS60250664A (ja) | 1985-12-11 |
| JPH0240220B2 true JPH0240220B2 (ja) | 1990-09-10 |
Family
ID=14442331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10677784A Granted JPS60250664A (ja) | 1984-05-26 | 1984-05-26 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60250664A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5416478B2 (ja) * | 2009-05-18 | 2014-02-12 | シャープ株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503585A (ja) * | 1973-04-12 | 1975-01-14 | ||
| JPS58225663A (ja) * | 1982-06-23 | 1983-12-27 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-05-26 JP JP10677784A patent/JPS60250664A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503585A (ja) * | 1973-04-12 | 1975-01-14 | ||
| JPS58225663A (ja) * | 1982-06-23 | 1983-12-27 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60250664A (ja) | 1985-12-11 |
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