JPS60250664A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は高速特性に優れたポリシリコンゲートの相補型
ＭｏＳトラン、ジスタと、高い遮断周波数をもった低消
費電力のパイ・ポーラ型トランジスタとを同一のチップ
内に共存させた半導体集積回路装置、及びその製造方法
に関する。

〔発明の技術的背景およびその問題点〕相補型ＭＯＳト
ランジスタで構成された半導体集積回路装置（以下ＣＭ
Ｏ８という）において最も問題となる不良モードは、通
称ラッチアップ現象と呼ばれる不良動作である。このラ
ッチアップ現象は、０ＭＯ３とバイポーラ型トランジス
タとを共存させた半導体集積回路装＠（以下Ｂｉ−ＣＭ
、Ｏ３という）にみいても当然ながら免れ得ぬもので、
むしろバイポーラトランジスタを飽和状態で動作させる
とサブ電流が増加するため、ラッチアップ現象はより顕
著に現れることにな−る。

そこで、Ｐウェル構造のＣＭ　Ｏ８、に・□おけるラッ
チアップ現象につき、第１図〜第３図を参照して説明す
る。

−ＣＭＯＳインバータ回路は第１図、に、示す回路構成
をなし、またこの回路を形成する通常の半導体装置は第
２図に示すような゛構造をなしている。このＣＭ　、Ｏ
Ｓ半導体装置は、Ｎ型半！Ｓ一体基板１にＰ型不純物を
導入してＰウェル領域２を形成し、このＰウェル領域２
内にＮ型のソース領域３およびドレイン領域４を形成し
また後、・そのチャンネル領域上にゲート電極５を設け
てＮチャンネルＭＯ８型トラ、ンジ・スタ（ＮＭＯ８Ｆ
Ｅ、、Ｔ）６が形成されている。ま、た、これに隣接す
るＮ型半導体基板１の主面にもＰ型のソース領域３およ
びドレイン領域４を形成し、そのチャンネル領域上にゲ
ート電極５を設けることによりＰチャンネルＭＯ８型半
導体トランジスタ（ＰＭＯ８ＦＥＴ＞’ｒが形成されて
いる。なお、図中には寄生トランジスタＱｌ。

Ｏ２を書き入れである。

上記の場合、寄生トランジスタＱ２はＮチャンネル領域
上、、Ｆ　Ｅ　Ｔ　６のソース及びドレイン領域３゜４
と、Ｐウェル領域２と、Ｎ型半導体基板１とからなる縦
型のＮＰＮトランジスタを構成している。

この寄生トランジスタＱ２の電流増幅率β２は拡散の深
さが浅くなるに従って大きな値を示すようになり、β２
＝１０〜１０００程度になる。

他方、別の寄生トランジスタＱ１はＰ　Ｍ　Ｏ８ＦＥ−
Ｔ７のソース及びドレイン領域３．４と、Ｎ型半導体基
板１と、Ｐウェル領域２とからなる横型のＰＮＰトラン
ジスタを構成している。この寄生トランジスタＱ１の電
流増幅率β１はＯ２に比べて比較的小さいが、このＯ２
でさえ素子寸法が小さくなるに従ってβ１〉１になり得
る。

このようなＣＭ−ＯＳインバータに対してインパルス、
的にノイズが加わると、ＶＤ　ｏ　−Ｖｓ　ｓ間に直流
の異常電流が流れ、該異常電流は一旦流れ始めるとその
後ノイズを取り除いても継続して流れ続けることになる
。この異常電流による不良モードは両寄生トランジスタ
Ｑｓ　、Ｑ２に基づ＜ＰＮＰＮサイリスタ構造における
ラッチアップ（Ｌａｔｃｈ　ｕｐ）現象として扱われる
もので、第４図の等価回路で示される。このラッチアッ
プ現象の発生条件は、寄生トランジスタＱｌ　、Ｑ２の
電流増幅率を夫々β１．β２としたとき、β１　・β２
≧１で与えられる。

〔発明の目的） 本発明は上記事情に鑑みてなされたもので、バイポーラ
トランジスタを共存させたためにＣＭＯ８部分のラッチ
アップ現象が生じ易くなっているＢ　ｉ−０ＭＯ８であ
って、ＣＭＯ８部分における前述した寄生バイポーラ１
−ランジスタの電流増幅率β１．β２を共に小さくして
ラッチアップを防止すると共に、β１　嗜β２〈１に設
定することによってラッチアップフリーの状態を保ち得
る構造を具備した半導体集積回路装置とその製造方法を
提供するものである。

（発明の概要〕 本発明による半導体集積回路装置は、第１導電型半導体
基板と、該半導体基板上を覆って設けられた第１導電型
半導体層と、該半導体層と前記半導体基板との境界にお
いて選択的に設けられた複数の第２導電型高濃度埋込領
域と、これら複数の第２導電型高濃度埋込領域の夫々に
達して前記半導体層の表面から選択的に設けられた複数
の第２導電型ウエル領域と、これら複数の第２導電型ウ
エル領域の少なくとも一つに該領域をコレクタ領域とし
て形成されたバイポーラトランジスタと、残りの前記第
２導電型ウエル領域に形成された第１導電型チヤンネル
絶縁ゲート電界効果トランジスタと、該第１導電型チヤ
ンネル絶縁ゲート電界効果トランジスタが形成されてい
る第２導電型ウエル領域と前記第１導電型半導体層領域
との境界で前記第２導電型高濃度埋込領域に接して形成
された高不純物濃度の第２導電型ガードリング領域と、
前記第１導電型半導体層に形成された第２導電型チヤン
ネル絶縁ゲート電界効果トランジスタとを具備したこと
を特徴とするものである。

上記本発明による半導体集積回路装置は、第１導電型チ
ヤンネル絶縁ゲート電界効果トランジスタが形成されて
いるウェル領域下に高濃度の埋込領域が設けられ、且つ
該埋込領域に達する高不純物濃度の第２導電型ガードリ
ング領域が形成されているため、これら高濃度埋込領域
およびガードリング領域の寄与によってＣＭＯ３部分に
おける寄生トランジスタの電流増幅率を１よりも充分に
小さく維持できる。その結果、バイポーラトランジスタ
と共存されて一般的にはラッチアップが生じ易くなって
いるにもかかわらず、ＣＭＯ８部分におけるラッチアッ
プ現象の発生を防止することが可能になる。

他方、本発明の製造方法は、上記本発明による半導体集
積回路装置を製造するに際し、前記二種類の絶縁ゲート
電界効果トランジスタのゲート電極およびバイポーラト
ランジスタのエミッタ電極及びコレクタ電極を前記第２
導電型不純−を高一度にドープしたポリシリコン層をパ
ターンニングすることにより形成し、また前記ポリシリ
コン層を拡散源として前記第２導電型ガードリング領域
を形成することを特徴とするものである。この方法によ
り、比較的簡単な工程で上記本発明による半導体集積回
路装置の製造が可能となる。

〔発明の実施例〕

以下、第４図（Ａ）〜（’Ｈ）を参照し、本発明による
半導体集積回路装置の一実施例につきその製造方法を併
記して説明する。

一第４図（Ａ）〜（）−１＞はその製造工程を示す図で
ある。まず、同図（Ａ）に示すように、基板濃度１Ｑ１
４〜１ＱＩ　Ｔ　ａＲ−３程度のＰ型シリコン基゛板１
１上に拡散用の絶縁膜、例えば熱酸化膜を形成し、その
必要箇所をパターンニングした後、これを拡散マスクと
してアンチモン（Ａｓ　）或いは砒素（Ａｓ　＞を選択
的に拡散し、１Ｑ１８〜１０２°　の不純物濃度を有す
る高濃度のＮ＋型型埋領領域１２１１２２を形成する。

続いて上記の絶縁膜を除去した後、ウェハー全面にＰ型
のエピタキシャル層１３を堆積形成する。該Ｐ型エピタ
キシャル層１３の厚さは１〜５　Ｊｉｍ　Ｎ比抵抗は０
．５〜１０Ω・ｃｍとする。但し、これは一定の目安で
あり、素子の具体的な条件に応じて当然に変化させるべ
き値である。次いで、バイポーラトランジスタの形成領
域およびＰＭＯ８ＦＥＴの形成領域として、夫々Ｎウェ
ル領域１４１，１４２を次のようにして形成する。まず
最初に、上記ウェハーの表面を熱酸化して膜厚５００〜
１０００人の熱酸化１１１５を形成し、燐のイオン注入
により拡散源を形成した後に熱拡散を行なう。例え」ｆ
１ドーズ量２Ｘ１０１２　、加速電圧１５０ｋｅＶの条
件で燐のイオン注入を行ない、続く熱工程で１〜３ｐｎ
程度の深さに拡散すれば、表面の不純物濃度８〜１０Ｘ
１０１３ａＲ′３のＮウェル領域が形成される。

この熱拡散は１０００℃以上の高温熱工程を用いて行な
えばよい。その際、Ｎ１型埋込領域１２１゜１２２を拡
散源とした上方への不純物拡散も同時に起るから、Ｎウ
ェル領域１４１．１４２の形成に要する拡散長く即ち拡
散時開）が短縮され、容易にＮウェルを形成することが
できる。

次に、第２図（Ｂ）に示すようにして素子領域を定義す
る。まず、Ｐ型エピタキシャル層１３の表面を熱酸化し
て膜厚３００〜２０００人の熱酸化１１１１６を形成し
、更にＣＶＤ法によって例えば５ｉｉＮ＋等の耐酸化性
絶縁１１１１７を厚さ約１０００人だけ積層堆積する。

続いてこの積層！Ｉ１１６゜１７をパターンニングし、
該積層膜を素子形成予定部にのみ残置させる。なお、そ
の後必要に応じて積層膜１６．１７をマスクとするボロ
ン或いは燐のイオン注入を行ない、チャンネルカット１
８゜１９を形成する。

次いで、耐酸化性絶縁膜１７をマスクとして選択酸化を
行ない、第４図（Ｃ）に示すように膜厚的０．７〜１．
２ｕ！ｒｌのフィールド酸化膜２０を形成し、該フィー
ルド酸化膜で囲まれたＰ型素子領域およびＮ型素子領域
を分離形成する。続いて、前記の積１１１１１６．１７
を除去して素子領域表面を露出した後、該素子領域表面
を再度熱酸化し、ＭＯ３ｔ−ランジスタのゲート酸化膜
となる膜厚２ＯＯ〜１０００人の熱酸化Ｒ２１を形成す
る。

なお、第４図（Ａ）（Ｂ）の素子分離工程から明らかな
ように、この実施例ではＰＭＯ３ＦＥＴ用のＮウェル１
４２とＮＭＯ８ＦＥＴ用のＰ型エピタキシャル領域との
境界に跨がる開孔部２２を形成する。これはガードリン
グ形成の際の不純物拡散を行なうためである。また、バ
イポーラトランジスタ用の素子領域（Ｎウェル領域１２
１）の中にも厚い絶縁分離膜２０′を形成したのは、ウ
ォールドベース構造のバイポーラトランジスタを形成す
るためである。

次に、バイポーラトランジスタ用素子領域に選択的にボ
ロンをイオン注入し、第４図（Ｄ）に示すようにＰ型の
活性ベース領域（ドラフトベース構造の内部ベース領域
）２３を形成する。このイオン注入はレジストパターン
で不要な部分をマスクし、且つバイポーラトランジスタ
部分のフィールド酸化１１２０及び絶縁分離膜２０′を
ブロッキングマスクとして行なう。イオン注入に続いて
アニーリングまたは必要に応じて１０００〜１１００℃
の温度で拡散スランビングを施し、シート抵抗ρｓ　＝
５００〜２０００Ω／′口程度の活性ベース領域２３を
得る。その後、必要に応じてＰＭＯ８ＦＥＴおよびＮＭ
Ｏ８ＦＥＴの閾値電圧を制御するためのチャンネルイオ
ン注入２４．２５を施す。

次いで、第４図（Ｅ）に示すＮ＋＋ガードリング領域２
６及びＮ４″型コレクタコンタクト領域２７の形成、電
極材料としてポリシリコン層２８の堆積を行なう。これ
は次のようにして行なう。まず、各素子領域表面を覆っ
ている熱酸化１１２１にバイポーラトランジスタのエミ
ッタ拡散窓２９１、コレクタ拡散窓２９２を形成すると
共に、Ｎ＋＋ガードリング領域を形成するｌ〔めの拡散
窓２９３を開孔する。ガードリング形成用の拡散窓２９
３はＮウェル１４１の接合境界両側に跨がって形成して
もよく、またＰ型エピタキシャル層１３の上には跨がら
ずにＮウェル１４１上にのみ開孔してもよい。但し、何
れにしてもＮ＋型型埋領領域１２笈上には接続して形成
されるような位置に設ける。続いて、ＣＶＤ法によりア
ンド−ブト３ｉを堆積し、膜厚２０００〜６０００人の
アンド−ブトポリシリコン層２８を形成する。更に、膜
厚約５０００人程度のＣＶＤ−８＋０２膜３０を積層形
成した後、バイポーラトランジスタのコレクタ拡散窓２
９２　、ＰＭＯ８ＦＥＴおよびＮＭＯ８ＦＥＴ部分上を
覆うＣＶＤ−８ｉ０２膜３０を選択的に除去する。次い
で、残置されたＣＶＤ−８ｉ０２膜３０をマスクとし、
Ｐ　ＯＣ’　＋　３等を拡散源として高濃度の燐をポリ
シリコン層２８中に選択的に拡散することにより、その
シート抵抗（ρＢ）をρＢ＝２０Ω／口程度に低下させ
る。この際、ポリシリコン層中の拡散係数が大きいため
、高濃度に拡散された燐はポリシリコン層３０を突抜け
、コレクタ拡散窓２９２およびガードリング形成用の拡
散窓２９３を介してエピタキシャル層中に拡散される。

その結果、Ｎウェル１４２中にはＮ＋型型埋領領域１２
２達するＮ＋＋コレクタコンタクト領域２７が形成され
、またＮウェル１４１とＰ型エピタキシャル領域との間
にはその両者に接し且つＮ＋型型埋領領域１２１まで達
したＮ＋型が一ドリング領域２６が形成される。なお、
上記ＰＯＣ＋　３の濃度設定および熱工程は、二つのＮ
＋型領領域２６２７が夫々のＮ＋型型埋領領域１２１１
２２に充分達するように行なうこととする。

次に、上記の燐拡散でバイポーラトランジスタ部分をマ
スクしていたＣＶＤ−８Ｉ　０２１１１３０を除去した
後、該マスクされていた部分にのみ、或いは全面のポリ
シリコン１１２８に砒素をドープする。砒素ドープに際
しては、例えばドーズ量５〜２０Ｘ１０”ＣｌＲ４、加
速電圧１５０ｋｅＶの条件でイオン注入した後、アニー
ルを施してポリシリコン層内の砒素濃度を均一化する。

これによってパイボーラトランンジスタ部分には砒素の
みがドープされ、その他の部分には燐のみ又は燐および
砒素がドープされたポリシリコン層２８が形成されるこ
とになる。又別の方法として砒素ドープされているポリ
シリコン層２８を全面に堆積した後、記述したと同様に
してバイポーラトランジスタ部分をマスクして燐の高濃
度拡散を行なうのもよい。

次に、上記のようにして形成したポリシリコン層２８を
パターンニングし、第４図（Ｆ）に示す０ＭＯ８のゲー
ト電極３１．３２．バイポーラトランジスタのエミッタ
電極３３及びコレクタ電極３４を形成すると共に、Ｎ＋
＋ガードリング領域２６にオーミック接続したガードリ
ング電極３５を形成する。続いて熱処理を施してエミッ
タ電極３３、を拡散源とした砒素の拡散を行ない、接合
の浅いＮ＋＋エミッタ領域３６を形成してバイポーラト
ランジスタの高い電流増幅率を確保する。その後、各種
ポリシリコン電極３１〜３５の表面を熱酸化して酸化膜
３７を形成する。

次に、砒素およびボロンの選択的イオン注入を交互に行
ない、第４図（Ｇ）に示すようにＮＭＯ８ＦＥＴのＮ＋
＋ソースおよびドレイン領域３８゜３８’　、ＰＭＯ３
ＦＥＴのＰ＋型ソースおよびドレイン領域３９．３９’
　、バイポーラトランジスタのＰ＋型外部ベース領域４
０を形成する。これらのイオン注入は各種ポリシリコン
電極３１．３２．３３及びフィールド酸化膜２０をブロ
ッキングマスクとして行なわれる結果、各不純物領域３
８〜４０は自己整合で形成されることになる。

その後、第４図（Ｈ）に示すようにＰＳＧ膜（燐添加硅
酸ガラス膜）或いはＢＰＳＧ膜（ボロン及び燐添加硅酸
ガラスＭｌ）等のパッシベーション膜４１，４２を積み
増しした後、各素子のコンタクト部を開口し、電極用金
属の蒸着およびパターンニングを行なって各種電極４３
・・・を形成すればバイポーラトランジスタ及び０ＭＯ
８の共存した半導体集積回路装置が完成する。

上記実施例の製造方法によれば、比較的簡単な工程で高
速性能の０ＭＯ８と高い遮断周波数（ｆｒ＝３〜６０Ｈ
２）で低消費電力、且つ低雑音のバイポーラトランジス
タとを共存させることができる。バイポーラトランジス
タ部分では、エミッタ領域３６の形成にポリシリコンか
らの砒素の拡散を用いているため、浅い接合で高い電流
増幅率を確保できる。また、高濃度の燐を含むポリシリ
コン層から拡散形成されたＮ＋型コレクタコンタクト領
域２７の存在により、バイポーラ１−ランジスタのコレ
クタ抵抗を低減してそのオン抵抗を下げることができる
から、これによってバイポーラトランジスタの飽和電圧
を低く抑えることができる。

さて、上記実施例のＢ　ｉ−０ＭＯ８では、Ｎ”型ガー
ドリング２６がＰＭＯ８ＦＥＴ及びＮＭＯ８ＦＥＴの境
界、しかもＮ１型埋込領域１２２に接して設けられてい
ることから、次に述べる理由によってラッチアップ現象
の防止が図られる。Ｒも大きな理由は、ラッチアップ現
象に関与する寄生トランジスタのうち、ＰＭＯ８ＦＥＴ
のソース及びドレイン領域をエミッタ、Ｎウェル１４２
をベースとする寄生ＰＮＰＩ−ランジスタの電流増幅率
がＮ＋型型埋領領域１２２よびＮ４型ガードリング領域
２６の存在によデて充分に１よりも小さくなるからであ
る。まず第１に、ＰＭＯ８ＦＥＴ部分に高濃度のＮ＋型
型埋領領域１２２（一般には厚さ３〜６ｐ）が設けられ
ているため、Ｐ型シリコン基板１１をコレクタとする縦
型の奇生パーティカルＰＮＰｔ−ランジスタはベース濃
度が極めて高くなる結果、その電流増幅率は１よりも充
分に小さくなる。しかし、この埋込領域１２２だけでＮ
＋＋ガードリング領域２６がない場合には、スケーリン
グによりディメンジョンが小さくなってくるとＰ型エピ
タキシャル層１３をコレクタとするラテラル方向の奇生
ＰＮＰトランジスタの電流増幅率が大きくなる結果、や
はりラッチアップを生じることになる。そこで、上記実
施例では第２の構成としてＮ＋＋ガードリング領域２６
を設け、このラテラル方向の寄生ＰＮＰｔ−ランジスタ
のベース濃度を高くしている。その結果、このラテラル
型寄生ＰＮＰＩ−ランジスタの電流増幅率は１よりも充
分に小さく維持され、その動作を防止することができる
。

他方、ＮＭＯ３ＦＥＴ側の寄生トランジスタもラテラル
方向のＮＰＮｔ−ランジスタであるため、その両方の電
流増幅率の積をラッチアップフリーの状態である１以下
に抑えることが可能である。

なお、上記のＮ′″型ガードリング領域２６は、第４図
（Ｈ）に示すように拡散源として用いたポリシリコン電
極３５を介してメタル電極端子４３に取出し、その電位
を集積回路装置の最高電位に接続しておくこととする。

これによって、Ｎ＋＋ガードリング領域２６に接続され
た電極３５．４３はＭＯＳＦＥＴ側の寄生ラテラルＮＰ
Ｎトランジスタで発生した基板電流を、該基板電流がＰ
ＭＯ８ＦＥＴ側に影響を与える前に吸取ってしまう役割
を果す。これもラッチアップを防止する上で極めて有効
に作用するものである。

〔発明の効果〕

以上詳述したように、本発明によればバイポーラトラン
ジスタと０ＭＯ８とを共存させ、且つＣＭＯ８部分にお
ける寄生バイポーラトランジスタの電流増幅率を低下さ
せることによって、バイポーラｔ・ランジスタと共存し
たことでＣＭＯ８部分のラッチアップを生じ易くなって
いるにもかかわらず、ラッチアップフリ′−の状態を維
持することが可能な半導体集積回路装置とその好適な製
造方法を提供できるものである。

【図面の簡単な説明】

第１図は相補型ＭＯＳインバータの回路図、第２図は従
来の相補型ＭＯＳインバータの構造およびこれに形成さ
れる寄生トランジスタを示す構成図であり、第３図はそ
のラッテアップ現象を説明するためのＰＮＰＮサイリス
タ回路図、第４図（Ａ）〜（１−１３は水元、甲の一実
施例になる３ｉ−ＣＭＯ８半導体集積回ｉ装置とその製
造方法を工程順に示す断面図である。 １１・・・Ｐ型シリコン基板、１２１．１２２・・・Ｎ
１型埋込領域、１３・・・Ｐ型エピタキシャル層、１４
１．１４２・・・Ｎウェル領域、２０・・・フィールド
酸化膜、２１・・・ゲート酸化膜、２３・・・Ｐ型活性
ベース領域、２６・・・Ｎ＋＋ガードリング領域、２７
・・・Ｎ＋＋コレクタコンタクト領域、２８・・・ポリ
シリコン層、２９１〜２９３・・・拡散窓、３１．３２
・・・ゲート電極、３３・・・エミッタ電極、３４・・
・コレクタ電極、３５・・・ガードリング電極、３６・
・・Ｎ＋型型板ミッタ電極３８．３８’　・・・Ｎ＋＋
ソース及びドレイン領域、３９．３９’　・・・Ｐ４″
型ソース及びドレイン領域、４０・・・Ｐ＋型外部ベー
ス領域、４１．４２・・・パッシベーション族、４３・
・・メタル電極。 出願人代理人　弁理士　鈴江武彦

Claims (2)

【特許請求の範囲】
1. （１）第１導電型半導体基板と、該半導体基板上を覆っ
   て設けられた第１導電型半導体層と、該半導体層と前記
   半導体基板との境界において選択的に設けられた複数の
   第２導電型高濃度埋込領域と、これら複数の第２１電型
   高濃度埋込領域の夫々に達して前記半導体層の表面から
   選択的に設けられた複数の第２導電型ウエル領域と、こ
   れら複数の第２導電型ウエル領域の少なくとも一つに該
   領域をコレクタ領域として形成されたバイポーラトラン
   ジスタと、残りの前記第２導電型ウエル領域に形成され
   た第１導電型チヤンネル絶縁ゲー］・電界効果トランジ
   スタと、該第１導電型チヤンネル絶縁ゲート電界効果ト
   ランジスタが形成されている第２導電型ウエル領域と前
   記第１導電型半導体層領域との境界で前記第２導電型高
   濃度埋込領域に接して形成された高不純物濃度の第２１
   電型ガードリング領゛域と、前記第１導電型半導体層に
   形成された第２導電型チヤンネル絶縁ゲート電界効果ト
   ランジスタとを具備したことを特徴とする半導体集積回
   路装置。
2. （２）第１導電型半導体基板の表層に複数の第２導電型
   高濃度埋込領域を選択的に形成した後、前記半導体基板
   の主面を覆う第１導電型半導体層をエピタキシャル成長
   させる工程と、該第１導電型半導体層の表面から選択的
   に第２導電型不純物を゛拡散することにより前記複数の
   第２導電型高濃度埋込領域の夫々に達する第２導電型ウ
   エル領域を形成する工程と、この第１導電型半導体層表
   面に選択的にフィールド酸化膜を形成することにより、
   該フィールド酸化膜で囲まれた第１導電型素子領域およ
   び第２導電型素子領域を形成する工程と、これら全ての
   素子領域表面をゲート絶縁膜となる薄い絶縁膜で覆う工
   程と、第１導電型不純物を一部の前記第２導電型素子領
   域内に選択的にドープすることによりバイポーラトラン
   ジスタの第１導電型活性ベース領域を形成する工程と、
   該活性ベース領域を形厚しなかった第２導電型素子領域
   と前記第１導電型素子領域の境界に開孔部を形成して前
   記−半導体層を露出させる工程と、高、濃度層を素子領
   域下に形成する工程と、該ポリシリコン層を拡散源とし
   て前記開孔部から一２導電型不純物を拡散することによ
   り、前記第２導電型ウエル領域および前記第１導電型半
   導体層領域の両者に接し且つ前記第２導電型高濃度埋込
   領域に達する高不純物濃度の第２導電型ガードリング領
   域を形成する工程と、前記ポリシリコン層をパターンニ
   ングすることにより、前記活性ベース領域が形成されて
   いない第２導電型素子領域および前記第１導電型素子領
   域上に前記薄い酸化膜を介して絶縁ゲート型電界効果ト
   ランジスタのゲート電極を形成すると共に、バイポーラ
   トランジスタのエミッタ電極及びコレクタ電極を形成す
   る工程と、第１導電型不純物の選択的ドーピング及び第
   ２導電型不純物の選択的ドーピングを交互に行なうこと
   により、前記活性ベース領域が形成されている第２導電
   型素子領域にはバイポーラトランジスタを形成すると共
   に、残りの第２導電型素子領域には第１導電型チヤンネ
   ル絶縁グー１〜電界効果トランジスタを、また前記第１
   導電型素子領域には第２導電型チヤンネル絶縁ゲート電
   界効果トランジスタを夫々形成する工程とを具備したこ
   とを特徴とする半導体集積回路装置の製造方法。