JPH0350422B2 - - Google Patents
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- JPH0350422B2 JPH0350422B2 JP60046023A JP4602385A JPH0350422B2 JP H0350422 B2 JPH0350422 B2 JP H0350422B2 JP 60046023 A JP60046023 A JP 60046023A JP 4602385 A JP4602385 A JP 4602385A JP H0350422 B2 JPH0350422 B2 JP H0350422B2
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、微細化された高速バイポーラトラ
ンジスタと高速MOSFETとを同一の半導体基板
上に共存させた半導体集積回路装置及びその製造
方法に関する。
ンジスタと高速MOSFETとを同一の半導体基板
上に共存させた半導体集積回路装置及びその製造
方法に関する。
従来、この種の半導体集積回路装置として、バ
イポーラトランジスタとCMOSFETとを共存さ
せたものは、例えば第４図に示すように構成され
ている。第４図において、１１はｐ型の半導体基
板で、この半導体基板１１にはn+型の埋込層１
２1，１２2が形成されている。１３はｐ型のエピ
タキシヤル層、１４1，１４2はこのエピタキシヤ
ル層１３における上記埋込層１２1，１２2上に形
成されるｎ型の不純物拡散層、１５1，１５2はｐ
チヤネル型MOSFETQpのソース、ドレイン領域
（ｐ型不純物拡散層）、１６1，１６2はｎチヤネル
型MOSFETQnのソース、ドレイン領域（ｎ型不
純物拡散層）、１７1はバイポーラトランジスタ
Trのコレクタ導出用のn+型不純物拡散層、１７2
はトランジスタTrのベースとしてのｐ型不純物
拡散層、１７3はTrのエミツタとしてのn+型不純
物拡散層、１７4はベース導出用のP+型不純物拡
散層、１８ｐ，１８ｎはMOSFETEQp，Qnのゲ
ート電極（ポリシリコン）、１９はフイールド酸
化膜、２０はシリコン酸化膜、２１は各素子の配
線層である。
イポーラトランジスタとCMOSFETとを共存さ
せたものは、例えば第４図に示すように構成され
ている。第４図において、１１はｐ型の半導体基
板で、この半導体基板１１にはn+型の埋込層１
２1，１２2が形成されている。１３はｐ型のエピ
タキシヤル層、１４1，１４2はこのエピタキシヤ
ル層１３における上記埋込層１２1，１２2上に形
成されるｎ型の不純物拡散層、１５1，１５2はｐ
チヤネル型MOSFETQpのソース、ドレイン領域
（ｐ型不純物拡散層）、１６1，１６2はｎチヤネル
型MOSFETQnのソース、ドレイン領域（ｎ型不
純物拡散層）、１７1はバイポーラトランジスタ
Trのコレクタ導出用のn+型不純物拡散層、１７2
はトランジスタTrのベースとしてのｐ型不純物
拡散層、１７3はTrのエミツタとしてのn+型不純
物拡散層、１７4はベース導出用のP+型不純物拡
散層、１８ｐ，１８ｎはMOSFETEQp，Qnのゲ
ート電極（ポリシリコン）、１９はフイールド酸
化膜、２０はシリコン酸化膜、２１は各素子の配
線層である。
ところで、上記のような構成の半導体集積回路
装置を構成する際、MOSFETQp，Qnのソー
ス・ドレイン領域１５1，１５2および１６1，１
６2は、ポリシリコンから成るゲート電極１８ｐ，
１８ｎを用いてセルフアライメントに形成してい
る。一方、バイポーラトランジスタTrのエミツ
タ（n+型不純物拡散層１７3）を形成する際の拡
散源として、ポリシリコンエミツタ構造を用い、
エミツタ電極２２を拡散源としても使用してい
る。また、上記ポリシリコンエミツタを用いるこ
とにより、セルフアライメントに外部ベースを形
成している。さらに、MOSFETのゲート電極に
用いられるポリシリコンには、シート抵抗を低減
するためにリンあるいはリンと砒素の不純物をド
ープし、バイポーラトランジスタに関しては、浅
いエミツタ拡散と高い電流増幅率とを確保するた
め、砒素を高濃度にドープしている。
装置を構成する際、MOSFETQp，Qnのソー
ス・ドレイン領域１５1，１５2および１６1，１
６2は、ポリシリコンから成るゲート電極１８ｐ，
１８ｎを用いてセルフアライメントに形成してい
る。一方、バイポーラトランジスタTrのエミツ
タ（n+型不純物拡散層１７3）を形成する際の拡
散源として、ポリシリコンエミツタ構造を用い、
エミツタ電極２２を拡散源としても使用してい
る。また、上記ポリシリコンエミツタを用いるこ
とにより、セルフアライメントに外部ベースを形
成している。さらに、MOSFETのゲート電極に
用いられるポリシリコンには、シート抵抗を低減
するためにリンあるいはリンと砒素の不純物をド
ープし、バイポーラトランジスタに関しては、浅
いエミツタ拡散と高い電流増幅率とを確保するた
め、砒素を高濃度にドープしている。
ところで、MOSFETおよびバイポーラトラン
ジスタの微細化により動作速度の高速化を図る場
合、ゲート電極およびエミツタ電極の比抵抗を下
げるために、これらの電極を形成するポリシリコ
ン層にドープする不純物濃度をできるだけ高く設
定する必要がある。しかし、不純物濃度を高く設
定すると浅いエミツタ領域の形成が困難となつた
り（不純物が短時間で深く拡散されてしまうこと
による）、不純物の酸化膜つきぬけ（絶縁破壊）
を起こす欠点がある。また、ポリシリコン中の電
子の移動度にも限界があり、所定値以下にポリシ
リコン層の抵抗値を下げることができない。例え
ば、バイポーラトランジスタに用いる、砒素をド
ープしたポリシリコン層は比抵抗が5.0×2.5×
10-3Ω・cmであり、MOSFETのゲート電極とし
てのポリシリコン層の比抵抗は2.25×10-3〜7.5×
10-4Ω・cmである。高速バイポーラトランジスタ
や高速MOSFETにおいては、エミツタ抵抗、ゲ
ート抵抗とエミツタに寄生する容量、ゲートに寄
生する容量とのそれぞれの積に比例した遅延が各
トランジスタの周波数特性に影響するため、上述
した抵抗値の減少は高速性を追求する上で重要な
要因となる。なお、各素子の微細化は寄生容量の
低減という点で動作速度の高速化に対して寄与す
る。
ジスタの微細化により動作速度の高速化を図る場
合、ゲート電極およびエミツタ電極の比抵抗を下
げるために、これらの電極を形成するポリシリコ
ン層にドープする不純物濃度をできるだけ高く設
定する必要がある。しかし、不純物濃度を高く設
定すると浅いエミツタ領域の形成が困難となつた
り（不純物が短時間で深く拡散されてしまうこと
による）、不純物の酸化膜つきぬけ（絶縁破壊）
を起こす欠点がある。また、ポリシリコン中の電
子の移動度にも限界があり、所定値以下にポリシ
リコン層の抵抗値を下げることができない。例え
ば、バイポーラトランジスタに用いる、砒素をド
ープしたポリシリコン層は比抵抗が5.0×2.5×
10-3Ω・cmであり、MOSFETのゲート電極とし
てのポリシリコン層の比抵抗は2.25×10-3〜7.5×
10-4Ω・cmである。高速バイポーラトランジスタ
や高速MOSFETにおいては、エミツタ抵抗、ゲ
ート抵抗とエミツタに寄生する容量、ゲートに寄
生する容量とのそれぞれの積に比例した遅延が各
トランジスタの周波数特性に影響するため、上述
した抵抗値の減少は高速性を追求する上で重要な
要因となる。なお、各素子の微細化は寄生容量の
低減という点で動作速度の高速化に対して寄与す
る。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、MOSFETの
ゲート電極抵抗およびバイポーラトランジスタの
エミツタ電極抵抗を低減でき、バイポーラトラン
ジスタおよびMOSFETとともに高速でかつ微細
化への対応が可能な半導体集積回路装置及びその
製造方法を提供することである。
もので、その目的とするところは、MOSFETの
ゲート電極抵抗およびバイポーラトランジスタの
エミツタ電極抵抗を低減でき、バイポーラトラン
ジスタおよびMOSFETとともに高速でかつ微細
化への対応が可能な半導体集積回路装置及びその
製造方法を提供することである。
すなわち、この発明においては上記の目的を達
成するために、MOSFETのゲート電極およびバ
イポーラトランジスタのエミツタ電極として同一
工程で形成されるポリサイド層、シリサイド層、
高融点メタル層あるいはポリシリコン層と高融点
メタル層との積層膜やシリサイド層と高融点メタ
ル層との積層膜を用いている。また、外部ベース
をエミツタ電極を用いてセルフアライメントに形
成するバイポーラトランジスタは、エミツタ拡散
上の細いエミツタ電極から直接にはメタル配線を
取り出せなくなるので、エミツタ電極を互いに平
行で離隔し上記ベース領域の外側にまで延設さ
れ、上記各エミツタ領域に接続される少なくとも
２つの第１部分と、これらの第１部分をベース領
域の外側で電気的に接続する少なくとも１つの第
２部分とを有するパターン構成にし、上記第２の
部分上に開口を設けてメモル配線を取り出すよう
にしている。
成するために、MOSFETのゲート電極およびバ
イポーラトランジスタのエミツタ電極として同一
工程で形成されるポリサイド層、シリサイド層、
高融点メタル層あるいはポリシリコン層と高融点
メタル層との積層膜やシリサイド層と高融点メタ
ル層との積層膜を用いている。また、外部ベース
をエミツタ電極を用いてセルフアライメントに形
成するバイポーラトランジスタは、エミツタ拡散
上の細いエミツタ電極から直接にはメタル配線を
取り出せなくなるので、エミツタ電極を互いに平
行で離隔し上記ベース領域の外側にまで延設さ
れ、上記各エミツタ領域に接続される少なくとも
２つの第１部分と、これらの第１部分をベース領
域の外側で電気的に接続する少なくとも１つの第
２部分とを有するパターン構成にし、上記第２の
部分上に開口を設けてメモル配線を取り出すよう
にしている。
また、ゲート電極およびエミツタ電極としてポ
リサイド層、シリサイド層あるいは、ポリシリコ
ン層と高融点メタル層との積層膜を用いる場合に
は、不純物を高濃度にドープし、この層をバイポ
ーラトランジスタのエミツタ拡散源としても使用
している。
リサイド層、シリサイド層あるいは、ポリシリコ
ン層と高融点メタル層との積層膜を用いる場合に
は、不純物を高濃度にドープし、この層をバイポ
ーラトランジスタのエミツタ拡散源としても使用
している。
以下、この発明の一実施例について図面を参照
して説明する。第１図ａ〜ｇはその製造工程を示
す図で、まず、ａ図に示すように基板濃度1014〜
1017cm-3程度のＰ型シリコン基板２３上に、拡散
マスク用絶縁膜例えば熱酸化膜を形成し、必要個
所をパターニングした後、アンチモンSbあるい
は砒素Asにて高濃度（1018〜〜1020cm-2）なn+拡
散層２４1，２４2を形成する。さらに、上記絶縁
膜を全面除去した後、ウエハー全面にｐ型のエピ
タキシヤル層２５を堆積形成する。ｐ型のエピタ
キシヤル層としては、厚さが１〜5μm、比抵抗が
0.5〜10Ω・cm程度とする。ただしこの条件は一
定の目安であり、素子の条件により当然変化させ
るべき値である。次いで、ｐチヤネル型のMOS
トランジスタ形成領域およびバイポーラ型トラン
ジスタを集積形成する領域として、ｎ−well領域
２６1，２６2を形成する。まず最初に上記ウエハ
ーの表面に熱酸化膜２７を約500〜1000Å熱形成
し、リンのイオンインプランテーシヨンを用いて
拡散源を形成する。例えばドーズ量２×1012-2で
加速電圧150keVを用い、次の熱工程で１〜3μm
程度の深さに拡散すれば、ｎ−well濃度として８
〜10×10-15cm-3が得られる。熱拡散は1100〜
1200℃の高温を用いれば良い。この時、埋込み層
２４1，２４2から上方向への拡散も起こり、ｎ−
well拡散層の拡散長が短かくなるため、熱拡散時
間も短かくなり、ｎ−well領域の形成が容易にな
る。
して説明する。第１図ａ〜ｇはその製造工程を示
す図で、まず、ａ図に示すように基板濃度1014〜
1017cm-3程度のＰ型シリコン基板２３上に、拡散
マスク用絶縁膜例えば熱酸化膜を形成し、必要個
所をパターニングした後、アンチモンSbあるい
は砒素Asにて高濃度（1018〜〜1020cm-2）なn+拡
散層２４1，２４2を形成する。さらに、上記絶縁
膜を全面除去した後、ウエハー全面にｐ型のエピ
タキシヤル層２５を堆積形成する。ｐ型のエピタ
キシヤル層としては、厚さが１〜5μm、比抵抗が
0.5〜10Ω・cm程度とする。ただしこの条件は一
定の目安であり、素子の条件により当然変化させ
るべき値である。次いで、ｐチヤネル型のMOS
トランジスタ形成領域およびバイポーラ型トラン
ジスタを集積形成する領域として、ｎ−well領域
２６1，２６2を形成する。まず最初に上記ウエハ
ーの表面に熱酸化膜２７を約500〜1000Å熱形成
し、リンのイオンインプランテーシヨンを用いて
拡散源を形成する。例えばドーズ量２×1012-2で
加速電圧150keVを用い、次の熱工程で１〜3μm
程度の深さに拡散すれば、ｎ−well濃度として８
〜10×10-15cm-3が得られる。熱拡散は1100〜
1200℃の高温を用いれば良い。この時、埋込み層
２４1，２４2から上方向への拡散も起こり、ｎ−
well拡散層の拡散長が短かくなるため、熱拡散時
間も短かくなり、ｎ−well領域の形成が容易にな
る。
次に、ｂ図に示すように、上記ウエハー全面に
熱酸化膜２８を300〜2000Å程度の厚さに形成し、
耐酸化性の絶縁膜２９（例えばSiN）を1000〜
2500Å堆積させ、フイールド領域のパターニング
を行なう。この後、ボロンあるいはリンのイオン
インプランテーシヨンによつてチヤネルカツト３
０，３１を形成する。
熱酸化膜２８を300〜2000Å程度の厚さに形成し、
耐酸化性の絶縁膜２９（例えばSiN）を1000〜
2500Å堆積させ、フイールド領域のパターニング
を行なう。この後、ボロンあるいはリンのイオン
インプランテーシヨンによつてチヤネルカツト３
０，３１を形成する。
次に、ｃ図に示すように、絶縁層２９をマスク
にしてフイールドの選択酸化（フイールド酸化膜
３２）を約0.7〜1.2μm程度施こし、絶縁層２９、
熱酸化膜２８を除去した後、再びMOSトランジ
スタのゲート酸化膜として約100〜1000Åの熱酸
化膜３３を形成する。
にしてフイールドの選択酸化（フイールド酸化膜
３２）を約0.7〜1.2μm程度施こし、絶縁層２９、
熱酸化膜２８を除去した後、再びMOSトランジ
スタのゲート酸化膜として約100〜1000Åの熱酸
化膜３３を形成する。
さらに、ｄ図に示すように、バイポーラ型トラ
ンジスタ部にレジストとフイールド酸化膜３２を
マスクにしてボロンのイオンインプランテーシヨ
ンを施し、アニールあるいは必要に応じて1000℃
程度の温度で拡散を施し、シート抵抗ρS＝500〜
2000Ω／□程度の活性ベース領域３４（ドラフト
ベース構造の内部ベース領域）を形成する。ま
た、必要に応じてｐチヤネルあるいはｎチヤネル
型MOSトランジスタのゲートスレツシヨールド
電圧規定用のチヤネルインプランテーシヨン３
５，３６を種々施こす。
ンジスタ部にレジストとフイールド酸化膜３２を
マスクにしてボロンのイオンインプランテーシヨ
ンを施し、アニールあるいは必要に応じて1000℃
程度の温度で拡散を施し、シート抵抗ρS＝500〜
2000Ω／□程度の活性ベース領域３４（ドラフト
ベース構造の内部ベース領域）を形成する。ま
た、必要に応じてｐチヤネルあるいはｎチヤネル
型MOSトランジスタのゲートスレツシヨールド
電圧規定用のチヤネルインプランテーシヨン３
５，３６を種々施こす。
次に、ｅ図に示すように、エミツタ拡散用の開
口３７をパターニング形成した後、アンドープド
ポリシリコンを500〜1500Å堆積させ、このポリ
シリコン層の全面に砒素のイオンインプランテー
シヨンを施こす。さらに、上記ポリシリコン層上
にシリサイド層あるいは高融点メタル層を堆積さ
せ、熱処理を施してポリサイド膜化するととも
に、ポリサイド膜中の砒素の不純物イオンを均一
化する。このようにして形成するポリサイド膜に
おけるシリサイドの膜厚は、一例として1500〜
6000Å程度にすると良い。また、砒素の不純物イ
オンの注入量は、均一化された膜中において２〜
６×1020cm-3程度に抑えておく。これは、バイポ
ーラトランジスタのエミツタ拡散源として用いる
際に、浅い二重拡散層に異常拡散が生じて歩留り
を低下させない不純物のドース量である。この工
程の別の方法としては、更に膜の抵抗を下げるた
めに、ポリサイド膜ではなく全体をシリサイド膜
として形成したり、あるいはシリサイド膜上に高
融点メタル層を被着させた積層物を形成し、シリ
サイド膜中にエミツタ拡散源として砒素の不純物
イオンを２〜６×1020cm-3程度注入しても良い。
口３７をパターニング形成した後、アンドープド
ポリシリコンを500〜1500Å堆積させ、このポリ
シリコン層の全面に砒素のイオンインプランテー
シヨンを施こす。さらに、上記ポリシリコン層上
にシリサイド層あるいは高融点メタル層を堆積さ
せ、熱処理を施してポリサイド膜化するととも
に、ポリサイド膜中の砒素の不純物イオンを均一
化する。このようにして形成するポリサイド膜に
おけるシリサイドの膜厚は、一例として1500〜
6000Å程度にすると良い。また、砒素の不純物イ
オンの注入量は、均一化された膜中において２〜
６×1020cm-3程度に抑えておく。これは、バイポ
ーラトランジスタのエミツタ拡散源として用いる
際に、浅い二重拡散層に異常拡散が生じて歩留り
を低下させない不純物のドース量である。この工
程の別の方法としては、更に膜の抵抗を下げるた
めに、ポリサイド膜ではなく全体をシリサイド膜
として形成したり、あるいはシリサイド膜上に高
融点メタル層を被着させた積層物を形成し、シリ
サイド膜中にエミツタ拡散源として砒素の不純物
イオンを２〜６×1020cm-3程度注入しても良い。
さらに別の方法として、エミツタ拡散用の開口
３７をパターニング形成した後、予め（膜を堆積
する前に）加速電圧50keV程度で砒素のイオンイ
ンプランテーシヨンを施し、その後シリサイド層
や高融点メタル層、あるいはシリサイド層と高融
点メタル層との積層膜を堆積形成する。必要があ
れば熱処理を施し、エミツタ拡散層における砒素
イオンの活性化を行なう工程を導入してもよい。
３７をパターニング形成した後、予め（膜を堆積
する前に）加速電圧50keV程度で砒素のイオンイ
ンプランテーシヨンを施し、その後シリサイド層
や高融点メタル層、あるいはシリサイド層と高融
点メタル層との積層膜を堆積形成する。必要があ
れば熱処理を施し、エミツタ拡散層における砒素
イオンの活性化を行なう工程を導入してもよい。
次に、上記のようにして形成した各種構造の膜
をパターニングし、MOSトランジスタのゲート
領域３８，３９およびバイポーラ型トランジスタ
のエミツタ領域４０を形成し、エミツタ拡散を施
こした後、バイポーラ型トランジスタのエミツ
タ・ベース接合を形成し、高い電流増幅率を確保
する。
をパターニングし、MOSトランジスタのゲート
領域３８，３９およびバイポーラ型トランジスタ
のエミツタ領域４０を形成し、エミツタ拡散を施
こした後、バイポーラ型トランジスタのエミツ
タ・ベース接合を形成し、高い電流増幅率を確保
する。
次に、ｆ図に示すように、ｎチヤネル型MOS
トランジスタのソース，ドレイン領域４２，４
２′と同時に、バイポーラ型トランジスタのコレ
クタ領域４３を、ｐチヤネル型MOSトランジス
タのソース，ドレイン領域４４，４４′と同時に
バイポーラ型トランジスタの外部ベース領域４５
をそれぞれフイールド酸化膜あるいは各種構造の
膜によるセルフアラインド方式によつて、砒素と
ボロンのイオンインプランテーシヨンを行なつて
形成する。この時、セルフアラインド方式で上記
ソース，ドレイン領域を形成する際のマスクとは
各種構造の膜上にCVD酸化膜や窒化膜を堆積形
成してパターニングを施こし、これを残しておく
ことによりイオンインプランテーシヨンの時のマ
スクとして使用できる。また、各種構造の膜をパ
ターニングした際のホトレジストを残して、同
様、イオンインプランテーシヨン時のマスクとす
るのも一例である。
トランジスタのソース，ドレイン領域４２，４
２′と同時に、バイポーラ型トランジスタのコレ
クタ領域４３を、ｐチヤネル型MOSトランジス
タのソース，ドレイン領域４４，４４′と同時に
バイポーラ型トランジスタの外部ベース領域４５
をそれぞれフイールド酸化膜あるいは各種構造の
膜によるセルフアラインド方式によつて、砒素と
ボロンのイオンインプランテーシヨンを行なつて
形成する。この時、セルフアラインド方式で上記
ソース，ドレイン領域を形成する際のマスクとは
各種構造の膜上にCVD酸化膜や窒化膜を堆積形
成してパターニングを施こし、これを残しておく
ことによりイオンインプランテーシヨンの時のマ
スクとして使用できる。また、各種構造の膜をパ
ターニングした際のホトレジストを残して、同
様、イオンインプランテーシヨン時のマスクとす
るのも一例である。
その後、熱酸化できる膜構造、例えばポリサイ
ド層やシリサイド層の場合、表面に熱酸化膜４７
を形成する。そして、ｇ図に示すようにパツシベ
ーシヨン膜４８，４９のつみ増しを種々行ない、
各素子のコンタクト部を開口してメタル５０を蒸
着してパターニングを行なつて、バイポーラ型ト
ランジスタと相補型MOSトランジスタとを完成
する。
ド層やシリサイド層の場合、表面に熱酸化膜４７
を形成する。そして、ｇ図に示すようにパツシベ
ーシヨン膜４８，４９のつみ増しを種々行ない、
各素子のコンタクト部を開口してメタル５０を蒸
着してパターニングを行なつて、バイポーラ型ト
ランジスタと相補型MOSトランジスタとを完成
する。
一方、表面を熱酸化できない材質の場合には、
熱酸化膜を形成せずに直接パツシベーシヨン膜を
積層形成する。
熱酸化膜を形成せずに直接パツシベーシヨン膜を
積層形成する。
なお、第２図に示すように、バイポーラトラン
ジスタのコレクタ電極４０2もエミツタ電極４０1
と同様な構造とすることができる。またコレクタ
拡散４３としてn+埋込み層２４2に達する深いN+
層を別工程として加えておいてもよく、この際、
コクタ抵抗の低減に効果がある。
ジスタのコレクタ電極４０2もエミツタ電極４０1
と同様な構造とすることができる。またコレクタ
拡散４３としてn+埋込み層２４2に達する深いN+
層を別工程として加えておいてもよく、この際、
コクタ抵抗の低減に効果がある。
ところで、バイポーラトランジスタおよび
MOSFETの微細化により高速動作を追求する
際、外部ベースをエミツタ電極を用いてセルフア
ライメントに形成するバイポーラトランジスタ
は、エミツタ拡散上の細いエミツタ電極から直接
にはメタル配線を取り出せなくなる。この点を解
決するために、第３図ａに示すようにベースの拡
散領域外でメタル配線を取り出す開口１００を設
ける。この際、抵抗の低いエミツタ電極によつて
高速性が維持される。第３図ｂに上記第３図ａの
Ａ−A′線に沿つた断面構造を示す。なお、第３
図ａ，ｂにおいて、１１０はコレクタ開口、１２
０はベース開口、１３０ａ，１３０ｂはそれぞれ
エミツタ電極、１４０はポリシリコン膜１４１と
シリサイド膜１４２とから成るポリサイドエミツ
タ、１４３はp+外部ベースに接したp+ポリシリ
コン膜である。
MOSFETの微細化により高速動作を追求する
際、外部ベースをエミツタ電極を用いてセルフア
ライメントに形成するバイポーラトランジスタ
は、エミツタ拡散上の細いエミツタ電極から直接
にはメタル配線を取り出せなくなる。この点を解
決するために、第３図ａに示すようにベースの拡
散領域外でメタル配線を取り出す開口１００を設
ける。この際、抵抗の低いエミツタ電極によつて
高速性が維持される。第３図ｂに上記第３図ａの
Ａ−A′線に沿つた断面構造を示す。なお、第３
図ａ，ｂにおいて、１１０はコレクタ開口、１２
０はベース開口、１３０ａ，１３０ｂはそれぞれ
エミツタ電極、１４０はポリシリコン膜１４１と
シリサイド膜１４２とから成るポリサイドエミツ
タ、１４３はp+外部ベースに接したp+ポリシリ
コン膜である。
上述したように、MOSFETのゲート電極およ
びバイポーラトランジスタのエミツタ電極とし
て、同一工程で形成されるポリサイド層、シリサ
イド層、高融点メタル層およびポリシリコン層と
高融点メタル層との積層膜やシリサイド層と高融
点メタル層との積層膜を用いたので、エミツタ抵
抗およびゲート配線抵抗を低減でき、MOSFET
およびバイポーラトランジスタともに動作速度の
高速化が図れる。また、MOSFETのソース，ド
レイン領域およびバイポーラトランジスタの外部
ベースをセルフアライメントに形成できるうえ、
高融点系の材質を使用するため後の処理工程にお
いて比較的高温に耐え得るので、製造工程の簡略
化および自由度を拡大できる。さらに、エミツタ
電極としてポリサイド層、シリサイド層およびポ
リシリコン層と高融点メタル層との積層膜やシリ
サイド層と高融点メタル層との積層膜を用いた場
合のように、電極自身に砒素の不純物イオンが充
分含まれており、エミツタ拡散領域と接触する構
造では、ポリシリコンエミツタ電極と同様にエミ
ツタ領域の浅い拡散にもかかわらず高い電流増幅
率が確保できる。
びバイポーラトランジスタのエミツタ電極とし
て、同一工程で形成されるポリサイド層、シリサ
イド層、高融点メタル層およびポリシリコン層と
高融点メタル層との積層膜やシリサイド層と高融
点メタル層との積層膜を用いたので、エミツタ抵
抗およびゲート配線抵抗を低減でき、MOSFET
およびバイポーラトランジスタともに動作速度の
高速化が図れる。また、MOSFETのソース，ド
レイン領域およびバイポーラトランジスタの外部
ベースをセルフアライメントに形成できるうえ、
高融点系の材質を使用するため後の処理工程にお
いて比較的高温に耐え得るので、製造工程の簡略
化および自由度を拡大できる。さらに、エミツタ
電極としてポリサイド層、シリサイド層およびポ
リシリコン層と高融点メタル層との積層膜やシリ
サイド層と高融点メタル層との積層膜を用いた場
合のように、電極自身に砒素の不純物イオンが充
分含まれており、エミツタ拡散領域と接触する構
造では、ポリシリコンエミツタ電極と同様にエミ
ツタ領域の浅い拡散にもかかわらず高い電流増幅
率が確保できる。
なお、ポリサイド層、シリサイド層およびポリ
シリコン層と高融点メタル層との積層膜のシート
抵抗は１〜５Ω／□、高融点メタル層およびシリ
サイド層と高融点メタル層との積層膜のシート抵
抗は0.1〜１Ω／□程度であり、高濃度の不純物
をドープしたポリシリコン層に比べて１／100〜
１／1000である。
シリコン層と高融点メタル層との積層膜のシート
抵抗は１〜５Ω／□、高融点メタル層およびシリ
サイド層と高融点メタル層との積層膜のシート抵
抗は0.1〜１Ω／□程度であり、高濃度の不純物
をドープしたポリシリコン層に比べて１／100〜
１／1000である。
以上説明したようにこの発明によれば、
MOSFETのゲート電極抵抗およびバイポーラト
ランジスタのエミツタ電極抵抗を低減でき、バイ
ポーラトランジスタおよびMOSFETともに高速
でかつ微細化への対応が可能な半導体集積回路装
置及びその製造方法が得られる。
MOSFETのゲート電極抵抗およびバイポーラト
ランジスタのエミツタ電極抵抗を低減でき、バイ
ポーラトランジスタおよびMOSFETともに高速
でかつ微細化への対応が可能な半導体集積回路装
置及びその製造方法が得られる。
第１図はこの発明の一実施例に係わる半導体集
積回路装置の製造工程を説明するための断面図、
第２図は他の製造工程を説明するための断面図、
第３図はこの発明による半導体集積回路装置のエ
ミツタ電極からメタル配線を取り出すための構成
について説明するための図、第４図は従来の半導
体集積回路装置の断面構成図である。 ２３……半導体基板、３８，３９……
MOSFETのゲート電極、４０……バイポーラト
ランジスタのエミツタ電極。
積回路装置の製造工程を説明するための断面図、
第２図は他の製造工程を説明するための断面図、
第３図はこの発明による半導体集積回路装置のエ
ミツタ電極からメタル配線を取り出すための構成
について説明するための図、第４図は従来の半導
体集積回路装置の断面構成図である。 ２３……半導体基板、３８，３９……
MOSFETのゲート電極、４０……バイポーラト
ランジスタのエミツタ電極。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも１つのバイポーラトランジスタと
第１および第２導電型の複数のMOSトランジス
タとを同一の半導体基板上に共存させた半導体集
積回路装置において、 バイポーラトランジスタの第１導電型ベース領
域と、 上記ベース領域中に形成される第２導電型の少
なくとも２つのエミツタ領域と、 互いに平行で離隔して上記ベース領域の外側に
まで延設され、上記各エミツタ領域に接続される
少なくとも２つの第１部分と、これらの第１部分
をベース領域の外側で電気的に接続する少なくと
も１つの第２部分とを有し、第２導電型の不純物
がドープされたエミツタ電極と、 上記エミツタ電極と同時に形成されるMOSト
ランジスタのゲート電極 とを具備し、 上記各エミツタ領域は、上記エミツタ電極の第
１部分から上記ベース領域の表面領域中に第２導
電型の不純物が拡散されて形成され、上記各エミ
ツタ領域は互いに電気的に接続され上記ベース領
域外上の第２部分上からエミツタを取り出すこと
を特徴とする半導体集積回路装置。 ２ 前記エミツタ電極およびゲート電極はそれぞ
れ、ポリシリコン層を含むことを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置。 ３ 前記エミツタ電極およびゲート電極はそれぞ
れ、ポリシリコン層とこのポリシリコン層上に積
層形成されたメタルシリサイド層とからなるポリ
サイド層から形成されることを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置。 ４ 前記エミツタ電極およびゲート電極はそれぞ
れ、ポリシリコン層とこのポリシリコン層上に積
層形成された高融点メタル層とからなるサリサイ
ド層からなることを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。 ５ 前記エミツタ電極およびゲート電極はそれぞ
れ、高融点メタル層と、この高融点メタル層の下
に形成されたメタルシリサイド層との積層膜から
なることを特徴とする特許請求の範囲第１項記載
の半導体集積回路装置。 ６ 前記エミツタ電極およびゲート電極はそれぞ
れ、メタルシリサイド層からなることを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装
置。 ７ 前記バイポーラトランジスタおよびMOSト
ランジスタは、第１導電型の半導体基板と、上記
第１導電型半導体基板上に形成される第１導電型
の半導体層と、上記第１導電型半導体層中に選択
的に形成される第２導電型の第１半導体領域と、
上記半導体層の表面から上記第１半導体領域へ延
設される第２導電型の第２半導体領域とを備える
半導体基体中に形成されることを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置。 ８ 前記半導体層中に、前記ベース領域を取り囲
むように形成されるフイールド酸化膜と、前記ベ
ース領域の表面領域に接触するように、前記エミ
ツタ電極上にこのエミツタ電極と電気的に絶縁し
て配置されるベース電極と、前記ベース電極から
上記フイールド酸化膜へ延設される前記エミツタ
電極とを具備することを特徴とする特許請求の範
囲第７項記載の半導体集積回路装置。 ９ 前記ベース電極は、第１導電型の不純物が導
入され、且つ前記ベース領域の表面領域に接し、
少なくとも１つのベースコンタクト領域は、前記
ベース電極から前記ベース領域の表面領域に第１
導電型の不純物が拡散されることにより形成され
ることを特徴とする特許請求の範囲第８項記載の
半導体集積回路装置。 １０ 前記ベース電極は、ポリシリコン層からな
ることを特徴とする特許請求の範囲第９項記載の
半導体集積回路装置。 １１ 少なくとも１つのバイポーラトランジスタ
と第１および第２導電型の複数のMOSトランジ
スタとを同一の半導体基板上に共存させる半導体
集積回路装置の製造方法において、 第１導電型の半導体層中に第２導電型の複数の
埋め込み領域を選択的に形成する工程と、 上記半導体層の表面から上記埋め込み層にそれ
ぞれ延設される、第２導電型の複数のウエル領域
を形成する工程と、 バイポーラトランジスタのベース領域を形成す
るように、第１導電型の不純物を上記複数のウエ
ル領域の１つ中に選択的にドープする工程と、 上記ベース領域中に第２導電型の少なくとも２
つのエミツタ領域を形成する工程と、 互いに平行で離隔し上記ベース領域の外側にま
で延設され、上記各エミツタ領域に接続される少
なくとも２つの第１部分と、これらの第１部分を
ベース領域の外側で電気的に接続する少なくとも
１つの第２部分とを有し、第２導電型の不純物が
ドープされたエミツタ電極を形成するとともに、
同時に上記半導体層に形成された上記ウエル領域
の中で上記ベース領域が形成されずに残つている
ものの上にMOSトランジスタのゲート電極を形
成する工程と を具備することを特徴とする半導体集積回路装
置の製造方法。 １２ 前記バイポーラトランジスタのベースコン
タクト領域と第１導電型の前記MOSトランジス
タのソース，ドレイン領域を同時に形成するため
に、前記ウエル領域中に第１導電型の不純物を選
択的にドープする工程を更に具備することを特徴
とする特許請求の範囲第１１項記載の半導体集積
回路装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4602385A JPS61206250A (ja) | 1985-03-08 | 1985-03-08 | 半導体集積回路装置及びその製造方法 |
| DE86102856T DE3688711T2 (de) | 1985-03-07 | 1986-03-05 | Integrierte Halbleiterschaltungsanordnung und Verfahren zu ihrer Herstellung. |
| EP86102856A EP0193934B1 (en) | 1985-03-07 | 1986-03-05 | Semiconductor integreated circuit device and method of manufacturing the same |
| US07/730,518 US5144408A (en) | 1985-03-07 | 1991-07-12 | Semiconductor integrated circuit device and method of manufacturing the same |
| US07/989,455 US5280188A (en) | 1985-03-07 | 1992-12-08 | Method of manufacturing a semiconductor integrated circuit device having at least one bipolar transistor and a plurality of MOS transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4602385A JPS61206250A (ja) | 1985-03-08 | 1985-03-08 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61206250A JPS61206250A (ja) | 1986-09-12 |
| JPH0350422B2 true JPH0350422B2 (ja) | 1991-08-01 |
Family
ID=12735450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4602385A Granted JPS61206250A (ja) | 1985-03-07 | 1985-03-08 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61206250A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102013205323B4 (de) * | 2012-03-29 | 2014-10-30 | Honda Motor Co., Ltd. | Elektrofahrzeug |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132470A (ja) * | 1986-11-21 | 1988-06-04 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5056177A (ja) * | 1973-09-14 | 1975-05-16 | ||
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-
1985
- 1985-03-08 JP JP4602385A patent/JPS61206250A/ja active Granted
Patent Citations (5)
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|---|---|---|---|---|
| DE102013205323B4 (de) * | 2012-03-29 | 2014-10-30 | Honda Motor Co., Ltd. | Elektrofahrzeug |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61206250A (ja) | 1986-09-12 |
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