JPH03155155A - Ｍｉｓ容量素子を組込んだ半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は容量素子が組込まれた半導体集積回路の製造方
法に関するものである。

（ロ）従来の技術 一般に半導体集積回路には、容量素子が組込まれ、特に
ＭＩＳ容量素子は、容量値が大きくとれるため、バイポ
ーラＩＣに於いても多様されて来ている。

例えばその製造方法としては、特願昭６３−２９０４１
０号が詳しい。

先ず第２図Ａの如く、Ｐ型のシリコン半導体基板（１２
０）の表面にアンチモン（Ｓｂ）又はヒ素（Ａｓ）等の
Ｎ型不純物を選択的にドープしてＮ０型埋込み層（・１
２１）を形成し、基板（１２０）全面にＮ型のエピタキ
シャル層（１２２）を積層する。

次に第２図Ｂに示す如く、エピタキシャル層（１２２）
表面からボロン（Ｂ）を選択的に拡散することによって
、埋込み層＜１２１）を夫々取囲み、且つエピタキシャ
ル層（１２２）を貫通するＰ＋型の分離領域（１２３）
を形成する０分離領域（１２３）で囲まれたエピタキシ
ャル層（１２２）が夫々の回路素子を形成する為のアイ
ランド（１２４）となる、同時に、分離領域（１２３）
の拡散工程のボロン（Ｂ）をアイランド（１２４）表面
の埋込み層（１２１）に対応する領域にも拡散し、第１
の下層電極領域（１２５）を形成する。

次に第２図Ｃに示す如く、第１の下層電極領域（１２５
）を形成したアイランド（１２４）とは別のアイランド
（１２４）の表面にボロン（Ｂ）を選択的にイオン注入
又は拡散することによってＮＰＮ）ランジスタのベース
となるベース領域（１２６）を形成する。同時に、１つ
のアイランド（１２４）表面にも第１の下層電極領域（
１２５）に重畳してボロン（Ｂ）を拡散し、ＭＩＳ容量
素子の第２の下層電極領域（１２７）を形成する。

次に第２図りに示す如く、エピタキシャル層（１２２）
表面の第１の絶縁膜（１２８）を選択的にエツチング除
去して第１および第２の下層電極領域（１２５）。

（１２７）表面の一部を露出させて第１の開孔部（１２
９）を形成し、全面にＣＶＤ法等の技術を用いて膜厚数
百〜千般百人のシリコン窒化膜（ｓｉｓＮａ）を堆積き
せる。シリコン窒化膜はシリコン酸化膜よりも高い誘電
率を示すので、大容量を形成することが可能である。そ
して、前記シリコン窒化膜をドライエッチ等の技術を利
用して、前記露出した第１および第２の下層電極領域（
１２５）　、　（１２７）の表面を覆うように誘電体薄
膜（１３０）を形成する。その後、誘電体薄膜（１３０
）を覆う様にＣＶＤ法で第２の絶縁膜（１３１）を堆積
させる。ここではＳｉｎ、膜である。

次に第２図Ｅに示す如く、ＮＰＮトランジスタのベース
領域（１２６）とアイランド（１２４）上の絶縁膜（１
２８）　、　（１３１）を一部間孔し、リン（Ｐ）を拡
散することによりＮ＋型のエミッタ領域（１３２）とコ
レクタコンタクト領域（１３３）を形成する。

次に第２図Ｆに示す如く、第２の絶縁膜（１３１）上に
レジストパターンを形成し、誘電体薄膜（１３０）上の
第２の絶縁膜（１３１）を除去して第２の開孔部（１３
４）を形成し、さらにエツチングによって所望の部分に
電気的接続の為のコンタクトホールを開孔する。そして
、基板全面に周知の蒸着又はスパッタ技術によりアルミ
ニウム層を形成し、このアルミニウム層を再度バターニ
ングすることによって所望形状の電極（１３５）と誘電
体薄膜（１３０）上の上層電極（１３６）を形成する。

（ハ）発明が解決しようとした課題 以上の如き製造方法で、ＭＩＳ容量素子の組込まれた半
導体集積回路が達成できる。しかし以下の問題点が有っ
た。

第２図Ｅ工程で説明したように、ＭＩＳ容量素子の誘電
体薄膜（１３０）上には第２の絶縁膜（１３１）があり
、この誘電体薄膜（１３０）上に前記上層電極（１３６
）を積層するために、この第２の絶縁膜（１３１）をエ
ツチングする工程が必要であった。

この第２の絶縁膜（１３１）をエツチングする場合、エ
ツチング時間やエツチング液によって、この誘電体薄膜
（１３０）がエツチングされ、容量の値が目的とした値
からずれてしまう問題が有った。

またこのエツチングをドライエツチングで行うと、容量
値の変化ばかりでなく欠陥等の誘発によって耐電圧特性
の劣化を招く事も有った。

一方、下層電極（１３５）およびトランジスタの各電極
（１３５）のコンタクト孔を一度に開孔する場合、下層
電極（１３５）に対応する絶縁膜が一番厚いので、この
下層電極（１３５）が開孔できるまでには、他のコンタ
クト孔がオーバーエッチされて予定のサイズより大きく
なり、またエピタキシャル層（１２２）自身をエツチン
グしてしまう問題が有った。そのため高密度化の妨げと
なり、また素子の特性劣化を招く事となった。

（ニ）課題を解決するための手段 本発明は、前述の課題に鑑みてなされ、半導体層（２２
）に半導体集積回路の一部として組込まれるＭＩＳ容量
素子（３０）の下層電極領域となる拡散領域（３１）を
形成する工程と、前記半導体集積回路の一部として組込
まれる素子を形成する一方の拡散領域を形成する工程と
、前記半導体層（２２）上に形成されている絶縁膜（４
０）を除去し、前記半導体集積回路の第１層目の絶縁膜
（４７）を形成する工程と、 前記第１層目の絶縁膜（４７）をエツチングし、前記下
層電極領域となる拡散領域（３１）が露出する開孔部を
形成する工程と、 前記開孔部の露出領域およびその近傍に、前記ＭＩＳ容
量素子（和）の誘電体薄膜（３２）を形成する工程と、 前記半導体集積回路の一部として組込まれる素子を構成
する他方の拡散領域を形成する工程と、前記誘電体薄膜
（３２）上には、前記ＭＩＳ容量素子（３０）の上層電
極（３３）を形成し、前記半導体集積回路の一部として
組込まれる素子の電極を形成する工程とを備えることで
解決するものである。

（＊）作用 前記ＭＩＳ容量素子（３０）の誘電体薄膜（３２）を形
成した後は、この誘電体薄膜（３２）上に絶縁膜を形成
せずに直接上層電極（３３）を形成するので、この誘電
体薄膜（３２）をエツチングするような工程を省略する
ことができる。そのためこのＭＩＳ容量素子〈東）の容
量を決定する誘電体薄膜（３２）は、何ら変化する事が
ないので、容量の変化や特性劣化を生じることがない。

一方、トランジスタ（２６）の電極やＭＩＳ容量素子（
３０）の下層電極（３５）と対応する絶縁膜は、第１層
目の絶縁膜（４７）を付は直しているので、全て同一膜
厚で形成できる。従ってこれらのコンタクト孔は、同時
に終了し、予定のコンタクト孔サイズで形成でき、エピ
タキシャル層（２２）のエツチングも実質的に防止でき
る。

（へ）実施例 以下に本発明の実施例である半導体集積回路の製造方法
を詳述する。

先ず説明の都合上、第１図Ｊを使って全体の構成を述べ
る。第１図Ｊに示す如く、Ｐ型のシリコン半導体基板（
２１）があり、この半導体基板（２１）上にはＮ型のエ
ピタキシャル層（２２）がある。このエピタキシャル層
（２２）と前記半導体基板（２１）の間にはＮ“型の埋
込み層（２３）が複数個あり、この埋込み層（２３）を
囲み前記エピタキシャル層を上下から上側拡散領域（２
４）と下拡散領域〈２５）によって分離する上下分離領
域（２６）がある。従ってこの上下分離領域（２６）に
よって複数のアイランドが形成されている。

第１のアイランド内には、前記エピタキシャル層（２２
）をコレクタ領域とし、ベース領域（２７）とエミッタ
領域（２８）より成るトランジスタ（２９）がある、第
２のアイランド内には、ＭＩＳ容量素子（３０）があり
、エピタキシャル層（２２）表面には下層電極領域（３
１）があり、その上に誘電体薄膜（３２）および上層電
極＜３３）がある。そして下層電極領域（３１）の一部
には、コンタクト領域（３４）が形成され、このうンタ
クト領域（３４）上に下層電極（３５）がある。

第３のアイランド内には拡散抵抗（３６）があり、エピ
タキシャル層（２２）表面には拡散抵抗領域（３７）と
その両端にコンタクト領域（３８）が形成されている。

先ず第１図Ａの如く、不純物濃度が１０　”ａｔｏｍ／
ｃｍ’程度のＰ型シリコン半導体基板〈２１）の表面に
熱酸化膜を形成した後、Ｎ９型の埋込み層（２３）の形
成予定領域を蝕刻した後、この開口部を介してＮ型の不
純物であるアンチモンやヒ素をドープする。

続いて第１図Ｂの如く、Ｐ４型の上下分離領域（２６）
における下側拡散領域（２５）の形成予定領域上の熱酸
化膜を開口し、この開口部を介してＰ型の不純物である
ボロンをドープする。

次に第１図Ｃの如く、前記半導体基板（２１）上の熱酸
化膜を全て除去してから前記半導体基板（２１）上に周
知の気相成長法によって半導体層（２２）を形成する。

この半導体層（２２）は、比抵抗０．１〜５Ω・口のＮ
型のエピタキシャル層（２２）を２〜８μｍの厚さで形
成する。この時は、先にドープした不純物は若干上下に
拡散が行われている。

次に、温度約１０００’Ｃ１数時間の熱酸化によって、
前記エピタキシャル層（２２）表面に、熱酸化膜（４０
）を形成した後、この半導体基板全体を再度熱処理して
、先にドープした不純物を再拡散する。

従って前記下側拡散領域（２５）は、・前記エピタキシ
ャル層（２２）の約半分以上まで上方拡散される。

また本工程によってエピタキシャル層（２２）表面の熱
酸化膜は数千人の厚さまで成長し、この熱酸化膜（４０
）は、後述のマスクと同様な働きを示す、ただし、前記
熱酸化膜の代りに、例えばシリコン窒化膜等を拡散マス
クとしても良いし、ＣＶＤ法でシリコン酸化膜を形成し
ても良い。

またエピタキシャル層厚を従来にくらべ約半分以下とし
たと、分離する熱処理時間が少なくできるため、横方向
の広がりを減少できる。

続いて、第１図りの如く、予定のＭＩＳ容量素子り３０
）の下層電極領域（３１）上の前記シリコン酸化膜（４
０）を除去し、全面に例えばリングラスを形成する。そ
の後所定温度、所定時間の熱処理を加え、リンをエピタ
キシャル層（２２）内に拡散させる。その後、リングラ
スを所定のエツチング液で除去し、所定の深さまで達す
るように再度熱処理を行う、ここでは熱拡散以外にイオ
ン注入も考えられる。

続いて、第１図Ｅの如く、予定の上下分離領域（２６）
の上側拡散領域（２４）、予定のベース領域＜２７）お
よび予定の拡散抵抗（３６）と対応する前記シリコン酸
化膜（４０）に不純物の導入孔（４１）　、　（４２）
　、　（４３）を形成する工程がある。

ここではポジ型レジスト膜をマスクとし、ドライエツチ
ングによって形成する。この後、エピタキシャル層（２
２）の露出している領域をダミー酸化して、ダミー酸化
膜を形成する。このダミー酸化膜は、後のイオン注入工
程によるエピタキシャル層（２２）のダメージを減少し
、またイオンをランダムに分散して均一に注入するため
に用いる。

続いて、第１図Ｆの如く前記予定のベース領域（２７）
および拡散抵抗（３６）上の前記導入孔（４２）　、　
＜４３）と前記下層電極領域（３１）上にマスク（４４
）を設け、不純物を拡散して前記上側拡散領域（２４）
を形成する。

ここでは注入イオンのブロックが可能なレジスト膜、い
わゆるマスク（４４）を全面に被覆した後、前記上側拡
散領域（２４）に対応するマスク（４４）を除去し、Ｐ
型の不純物であるボロンを所定条件で注入し、上側拡散
領域〈２４）を形成する。

本工程では、図の如くマスク（４４）の開口部をシリコ
ン酸化膜（４０）の導入孔（４１）より大きく形成しテ
モ、コのシリコン酸化膜（４０）がマスクとして働くの
で前記導入孔（４１）と前記上側拡散領域（２４）の形
成位置が一致することを示している。

その後、前記マスク（４４）（７＞除去、所定の熱処理
を行い、前記上側拡散領域（２４）を下側拡散領域（２
５）へ第１図Ｇの如く到達させる。

続いて、第１図Ｇの如く前記全ての導入孔（４ｒ）　、
　（４２）　、　（４３）から不純物を拡散して前記ベ
ース領域（２７）および拡散抵抗領域（３７）を形成す
る工程がある。

ここでは、前工程でマスク（４４〉が全て除去され、前
記上側拡散領域（２４）、ベース領域（２７）および拡
散抵抗領域（３７）の導入孔（４１）　、　（４２）　
、　（４３）が露出される。この状態でボロン（Ｂ）を
イオン注入する。

従ってベース領域（２７）が形成され、同時に拡散抵抗
領域（３７）が形成される。しかも同時に上側拡散領域
（２４）に再度不純物が拡散される。

続いて第１図Ｈの如く、ベース領域（２７）内に形成予
定のベースコンタクト領域（４５）に対応する領域と分
離領域（２６〉および拡散抵抗領域（３７）のコンタク
ト領域（３８）上が開孔されるように、マスクとなるホ
トレジスト膜（４６）を形成する工程がある。

その後、ボロン（Ｂ）をイオン注入する工程がある。

続いて第１図１の如く前記ホトレジスト膜（４６）を除
去した後、エピタキシャル層（２２）表面上に第１層目
の絶縁膜（４７）を形成する工程がある。

ここでは前記ホトレジスト膜（４６）を除去した後、例
えば湿式によってシリコン酸化膜（４０）を除去し、再
度第１層目の絶縁膜（４７）となるシリコン酸化膜を付
は直す。

従って後述するが、第１層目の絶縁膜（４７）がエピタ
キシャル層（２２）全面に均一膜厚で形成できるので、
トランジスタの電極や下層電極（３５）および拡散抵抗
（３６）のコンタクト孔を、当初のサイズで形成できる
。

更に第１図■に示す如く、ネガ型のホトレジスト膜を使
って、ＭＩＳ容量素子（３０）の予定の誘電体薄膜（３
２）が形成される領域のシリコン酸化膜〈４７）を除去
し、誘電体薄膜（３２）を形成する工程がある。

ここでシリコン酸化膜（４７）は、ウェットエツチング
により開口部れ、全面に数百人のシリコン窒化膜（３２
）が形成きれる。そしてケミカルドライエツチングによ
って図の如くエツチングされる。

最後に、全面にホトレジスト膜を形成し、異方性エツチ
ングによって、予定のエミッタ領域（２８）、予定のコ
レクタコンタクト領域（４８）、予定の下層電極（３５
）のコンタクト領域（３４）、拡散抵抗領域（３７）の
コンタクト領域（３８）上のシリコン酸化膜（４７）を
除去し、コレクタ孔〈４９〉、ベース孔（５０）、エミ
ッタ孔（５１）およびＭＩＳ容量素子（３０）と拡散抵
抗（３６）のコンタクト孔（５２）　、　（５３）を形
成する。

そして前記ホトレジスト膜を除去した後、再度予定のエ
ミッタ領域（２８）、予定のコレクタコンタクト領域（
４８）および前記下層電極領域（３１）のコンタクト領
域（３４）に対応するエピタキシャル層が露出する様に
、ホトレジスト膜を形成する。

そしてこのホトレジスト膜をマスクとして、ヒ素（Ａｓ
）をイオン注入し、エミッタ領域（２８）、コレクタコ
ンタクト領域（４８）および下層電極領域（３１）のコ
ンタクト領域（３４）を形成する。

そして前記レジスト膜を除去し、熱処理をしてエミッタ
領域（２８）を下方拡散した後、この拡散領域表面をラ
イトエツチングをして、第１図Ｊの如くアルミニウム電
極を形成している。

以上の説明から明らかな如く、ＭＩＳ容量素子（和）の
誘電体薄膜（３２）を形成した後は、この誘電体薄膜（
３２）上に絶縁膜を形成しないで、直接上層電極（３３
）を形成するので、この誘電体薄膜（３２）をエツチン
グする工程を省略できる。またコレクタ孔（４９）、ベ
ース孔（５０）、エミッタ孔（５１）およびコンタクト
孔（５２）　、　（５３）を形成する時は、この誘電体
薄膜（３２）はホトレジスト膜によって保護されている
。

従ってこの誘電体薄膜（３２〉は、実質的に、エツチン
グされたり、ダメージを付加されたりしないので、当初
目的の容量値および特性を得ることができる。

一方、第１図Ｉの工程で説明した如く、エピタキシャル
層（２２）表面の絶縁膜を付は直し、第１層目の絶縁膜
（４７）を形成することにより、実質的に基板全体に渡
り同一膜厚を達成できる。それ故、拡散またはコンタク
トのために形成するコレクタ孔（４９）、ベース孔（５
０）、エミッタ孔（５１）およびコンタクト孔（５２）
　、　（５３）は、−度に開孔しても膜厚が同じである
ので実質的に同一時間で終了する。

従って当初目的とした寸法の孔を開孔できる。

それ故、微細パターンの半導体集積回路では、前記孔を
精度良く開孔できるので、当初目的としたサイズを安定
して達成できる。

また本工程では、第１層目の絶縁膜（４７）を、ノンド
ープとリンドープの２層構造で達成している。この２層
構造は、ゲッタリングを目的としている。

（ト）発明の効果 以上の説明から明らかな如く、本発明は微細パターンの
半導体集積回路を達成する製造方法であり、しかもこの
半導体集積回路に組込まれるＭＩＳ容量素子は、誘電体
薄膜を所定形状にエツチングした後、この誘電体薄膜上
には層間絶縁膜を設けず、直接上層電極を形成するので
、この誘電体薄膜のエツチング工程やダメージの印加工
程を省略できる。従って容量値の変化や特性の劣化を防
止できる。

更には、第１層目の絶縁膜を基板全体に渡り同一膜厚で
形成できるので、最後の開孔工程、つまりコレクタ孔、
ベース孔、エミッタ孔およびコンタクト孔を当初目的の
寸法で開孔でき、安定したセルサイズを達成できる。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｊは、本発明のＭＩＳ容量素子を組
込んだ半導体集積回路の製造方法を示す断面図、第２図
Ａ乃至第２図Ｆは従来の半導体集積回路の製造方法を示
す断面図である。

Claims (4)

【特許請求の範囲】
1. （１）半導体層に半導体集積回路の一部として組込まれ
   るＭＩＳ容量素子の下層電極領域となる拡散領域を形成
   する工程と、 前記半導体集積回路の一部として組込まれる素子を構成
   する一方の拡散領域を形成する工程と、前記半導体層上
   に形成されている絶縁膜を除去し、前記半導体集積回路
   の第１層目の絶縁膜を形成する工程と、 前記第１層目の絶縁膜をエッチングし、前記下層電極領
   域となる拡散領域が露出する開孔部を形成する工程と、 前記開孔部の露出領域およびその近傍に、前記ＭＩＳ容
   量素子の誘電体薄膜を形成する工程と、前記半導体集積
   回路の一部として組込まれる素子を構成する他方の拡散
   領域を形成する工程と、前記誘電体薄膜上には前記ＭＩ
   Ｓ容量素子の上層電極を形成し、前記半導体集積回路の
   一部として組込まれる素子の電極を形成する工程とを備
   えることを特徴としたＭＩＳ容量素子を組込んだ半導体
   集積回路の製造方法。
2. （２）前記半導体集積回路の一部として組込まれる素子
   を構成する拡散領域は、トランジスタのベースである請
   求項第１項記載のＭＩＳ容量素子を組込んだ半導体集積
   回路の製造方法。
3. （３）半導体層上に絶縁膜を被覆する工程と、前記絶縁
   膜の半導体集積回路の一部として組込まれる予定の分離
   領域、ベース領域およびＭＩＳ容量素子の下層電極領域
   に対応する領域に、第１、第２および第３の拡散孔を形
   成する工程と、前記第１、第２および第３の拡散孔を介
   して不純物を導入し、前記予定の分離領域、ベース領域
   およびＭＩＳ容量素子の下層電極領域を形成する工程と
   、 前記半導体層上の前記絶縁膜を除去し、前記半導体集積
   回路の第１層目の絶縁膜を形成する工程と、 前記第１層目の絶縁膜をエッチングし、前記拡散領域が
   露出する開孔部を形成する工程と、前記開孔部の露出領
   域およびその近傍に、前記ＭＩＳ容量素子の誘電体薄膜
   を形成する工程と、前記誘電体薄膜を少なくとも覆う保
   護膜を形成する工程と、 前記第１層目の絶縁膜の予定のエミッタ領域上および前
   記ＭＩＳ容量素子の下層電極領域の予定のコンタクト領
   域上を開孔し、不純物を導入してエミッタ領域および前
   記下層電極領域のコンタクト領域を形成する工程と、 前記保護膜を除去し、前記誘電体薄膜上には前記ＭＩＳ
   容量素子の上層電極を、また前記エミッタ領域および前
   記下層電極領域のコンタクト領域上には前記開孔した領
   域を介してエミッタ電極および下層電極を形成する工程
   とを備えることを特徴としたＭＩＳ容量素子を組込んだ
   半導体集積回路の製造方法。
4. （４）前記予定の分離領域、ベース領域およびＭＩＳ容
   量素子の下層電極領域を形成する工程に於いて、前記ベ
   ース領域を最後に形成することを特徴とした請求項第３
   項記載のＭＩＳ容量素子を組込んだ半導体集積回路の製
   造方法。