JPH03201476A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体集積回路の製造方法に関し、特に工程を
簡略化し集積密度を大幅に向上させた半導体集積回路の
製造方法に関するものである。

（口〉従来の技術 半導体集積回路は、高性能化、高機能化が進む中で、高
集積化が非常に重要なポイントとなっている。

例えばバイポーラトランジスタの構造や製造方法が「最
新ＬＳＩプロセス技術」工業調査会（１９８４年４月２
５日発行）等に詳しく述べられている。

このバイポーラトランジスタ（１〉は第２図の如く、Ｐ
型の半導体基板（２〉上にＮ型のエピタキシャル層（３
〉が積層され、この半導体基板（２〉とエピタキシケル
層（３〉の間には、Ｎ”型の埋込層（４）が形成されて
いる。

またこの埋込層（４）の周囲には、前記エピタキシャル
層（３）表面から前記半導体基板（２〉に到達されたＰ
＋型の分離領域（５）がある。この分離領域（５）は、
エピタキシャル層表面より一気に拡散しても良いし、第
２図の如く、上下分離法によって拡散しても良い。

また前記分離領域（５〉によって、前記エピタキシケル
層（３）より成るアイランド（６）が形成され、このア
イランド（６）がＮ型のコレクタ領域と成る。またこの
アイランド（６〉内に形成されたＰ型のベース領域（７
）と、このベース領域（７）内に形成されたＮ“型のエ
ミッタ領域（８）と、前記コレクタとなるエピタキシャ
ル層が露出している領域に形成されたコレクタコンタク
ト領域（９）とがあり、また前記エピタキシャル層（３
）上に形成されたＳｉｎ。

膜のコンタクト孔を介して形成された夫々の電極がある
。

次にこのバイポーラトランジスタ（１）の製造方法につ
いて述べる。先ずＰ型の半導体基板（２）上に、ＳｉＯ
＊膜を形成し、このＳｉｎ、膜に埋込層（４）の拡散孔
を形成し、この拡散孔を介してアンチモンを前記半導体
基板（２〉に拡散する第１の工程がある。

ここで第２図の場合、前記分離領域東）は、上下分離に
よって達成されているので、拡散孔を介してボロンを前
記半導体基板（２）に拡散し、Ｐ＋型の下側拡散層（１
０）も形成される。

次に前記半導体基板（２）表面にエピタキシャル層（３
〉を積層し、このエピタキシャル層（３）にＳｉ０ｇ膜
を形成する。このＳｉＯ＊膜は、ホトレジスト膜の塗布
、マスク合わせ、露光およびエツチング等によって、分
離領域（５〉の上側拡散領域（１１）の拡散孔が形成さ
れ、この拡散孔を介してボロンが拡散されて前記分離領
域〈互〉が形成される第２の工程がある。

続いて、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエツチング等によって、前記５ｉ０を膜に前記
ベース領域（７）の拡散孔を形成し、この拡散孔を介し
てボロンを拡散し、ベース領域（７）を形成する第３の
工程がある。

更に、再度ホトレジスト膜の塗布、マスク合わせ、露光
およびエツチング等によって、前記Ｓｉｎ。

膜にエミッタ領域（８〉およびコレクタコンタクト領域
（９）の拡散孔を形成し、この拡散孔を介してヒ素を拡
散し、エミッタ領域（８）とコレクタコンタクト領域（
９〉を形成する第４の工程がある。

最後に、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエツチング等によって、前記Ｓｉｎ。

膜に前記エミッタ領域（８）、ベース領域（７）および
コレクタコンタクト領域（９〉のコンタクト孔を形成し
、例えばＡＮ蒸着して夫々の電極を形成する第５の工程
がある。

（ハ）発明が解決しようとする課題 前述の第１乃至第５の工程によってバイポーラトランジ
スタ（１〉が達成される。しかし第２の工程、第３の工
程および第４の工程の拡散孔の形成位置は、マスク合わ
せやエツチングにより設計値からのずれが生じる。

第２図では、上下分離領域（５〉の上側拡散領域（１１
）の拡散深さおよびベース領域（７）の拡散深さを、夫
々４μｍおよび１μｍとすると、横方向へ夫々同程度広
がる。

またマスク合わせやエツチングによって第２図の破線の
如く、左側にずれてベース領域（７）が形成される事が
ある。もちろん右および紙面に対して垂直方向にずれて
も同様な事がいえる。この事を考えて、実際は矢印で示
した幅（約２μｍ）の余裕を設け、各拡散領域との接触
を防止している。従って両側で４μｍの余裕を、集積化
されるトランジスタの夫々に設定するため、集積度の向
上の障害となっていた。

しかもベース、エミッタ領域は、夫々、マスク合わせ、
エツチングおよび拡散の工程を有しているので、工程数
が長く歩留りの低下を招いていた。

以上の説明は縦型トランジスタについて述べてたが、こ
のトランジスタと同様な問題が、−緒に集積化されるＩ
”Ｌにも発生する０例えば第１図Ｎを参照して説明をす
れば、前記Ｉ”Ｌ（２４）を囲む上下分離領域（３１〉
の上側拡散領域（３２〉を形成した後、このＩ”Ｌを構
成するラテラル型のトランジスタ（坐）のＰ″″型のエ
ミッタ領域（４１）や逆方向トランジスタ（２３）のベ
ースコンタクト領域（４２〉の拡散孔をマスク合わせや
エツチング工程を経て形成しているので、設計値からの
ずれを生じる。

本願は以上の如く、Ｉ”Ｌ（２４）において発生する設
計値からのずれを防止し、またＩ”Ｌ（２４）と縦型の
トランジスタ（２１）が−緒に集積化された時に発生す
る設計からのずれを防止するものである。

（ニ）課題を解決するための手段 本実は前述の課題に鑑みてなされ、一導電型のエミッタ
領域（４１）を備えたラテラル型のトランジスタ（２２
）と逆導電型の半導体層（２８）をエミッタ領域とする
縦型の逆方向動作のトランジスタ（□）とにより構成さ
れるＩ　Ｉ　Ｌ（２４）を有する半導体集積回路の製造
方法であって、 逆導電型の埋込層（２９〉、前記逆方向動作のトランジ
スタのベース領域となる一導電型のウェル領域（４３）
とを有する逆導電型の半導体層（２８）上に絶縁膜（６
１〉を形成する工程と、 前記埋込層（２９〉を囲む予定の一導電型の分離領域（
３１）、前記ラテラル型のトランジスタ（２２〉の予定
の一導電型のエミッタ領域（４１）および前記逆方向動
作のトランジスタ（２３）のウェル領域（４３〉内に実
質的に形成される予定の一導電型のベースコンタクト領
域（４２）とに対応する前記絶縁膜（６１〉に不純物の
導入孔（６２）を形成する工程と、前記導入孔（６２）
を介して前記予定の分離領域（３１）、前記予定のエミ
ッタ領域（４１〉および前記予定のベースコンタクト領
域（４２）に不純物を導入する工程とを備えることで解
決するものである。

一方、一導電型のエミッタ領域（４１）を備えたラテラ
ル型のトランジスタ（η）と逆導電型の半導体層（２８
〉をエミッタ領域とする縦型の逆方向動作のトランジス
タ（２３）とを同一アイランドに備えたＩＩＬ（２４）
と、逆導電型のエミッタ領域（３９）を備えた縦型のト
ランジスタ（麩〉とを有する半導体集積回路の製造方法
であって、 前記予定のＩ　Ｉ　Ｌ（２４）と前記予定の縦型のトラ
ンジスタ（剪）領域に形成される逆導電型の埋込層（３
１〉と、前記逆方向動作のトランジスタ（２３〉のベー
ス領域となる一導電型のウェル領域（４３）とを有する
逆導電型の半導体層（２８）上に絶縁膜（６１〉を形成
する工程と、 前記埋込層（２９〉を囲む予定の分離領域（３１）、前
記予定のラテラル型のトランジスタ（２２〉に形成予定
の前記エミッタ領域（４１）、前記逆方向動作のトラン
ジスタ（２３）のウェル領域（４３〉内に実質的に形成
される予定の一導電型のベースコンタクト領域（４２）
および前記縦型のトランジスタ領域（２１〉に形成予定
の一導電型のベース領域（３８〉に夫々対応する前記絶
縁膜（６１〉に不純物の導入孔（６２〉を形成する工程
と、 前記導入孔（６２）を介して前記予定の分離領域（３１
）、前記予定のラテラル型のトランジスタのエミッタ領
域（４１）、前記逆方向動作のトランジスタのベースコ
ンタクト領域り４２）および前記縦型のトランジスタの
ベース領域（３８）に不純物を導入する工程とを備える
ことで解決するものである。

（＊）作用 前記Ｉ”Ｌ（２４）に於いては、分離領域〈３１〉、ラ
テラル型のトランジスタ（２２）のＰ１型のエミッタ領
域（４１〉および逆方向動作のトランジスタ（２３〉の
Ｐ＋型のベースコンタクト領域（４２）に対応する絶縁
膜（６１〉に不純物の導入孔（６２〉を−度に開孔する
ので、夫々の拡散領域の形成位置がこの導入孔（６２）
で決定でき、従来設けていた形成位置のずれを無くすこ
とができる。

一方、縦型のトランジスタ（２１）とＩ”Ｌ（２４）が
同一半導体基板に集積化された場合は、縦型トランジス
タ（２１）の分離領域（３１）およびベース領域（３８
）に対応する絶縁膜（６１）に、Ｉ’Ｌ（２４）の分離
領域（３１）、ラテラル型トランジスタ（２２〉のＰ１
型のエミッタ領域（４１）および逆方向動作のトランジ
スタ（η〉のＰ“型のベースコンタクト領域（４２〉に
対応する絶縁膜（６１〉に不純物の導入孔（６２〉を−
度に開孔するので、夫々の拡散領域の形成位置はこの導
入孔（６２）で決定でき、従来設けていた形成位置のず
れを無くすことができる。

従ってずれによる余裕を省略できる。

（へ）実施例 以下に本発明の実施例である半導体集積回路の製造方法
について説明して行き、ここでは縦型のＮＰＮ型の第１
のトランジスタ（２１〉、ラテラル型のＰＮＰ型の第２
のトランジスタ（２２）と縦型のＮＰＮ型の第３のトラ
ンジスタ（２３）で構成される１”Ｌ（２４）、ラテラ
ル型のＰＮＰ型の第４のトランジスタ（２５〉および縦
型のＰＮＰ型の第５のトランジスタ（２６〉が集積化さ
れたものについて説明して行く。

先ず全体の構成を第１図Ｎを使って説明する。

図の如く、Ｐ型のシリコン基板〈２７）があり、この基
板（２７）上にはＮ型の半導体層（２８）（以下エピタ
キシャル層として説明して行く。）がある。このエピタ
キシャル層（２８）と前記基板り２７）との間には、第
１のトランジスタ（２１〉、Ｉ”Ｌ（２４）、第４のト
ランジスタ（２５〉および第５のトランジスタ（２６）
の領域に対応して夫々Ｎ＋型の埋込層（２９〉が形成さ
れている。また第５のトランジスタ（２６〉に対応する
前記Ｎ“型の埋込層（２９〉上には、更にＰ”型の埋込
層（３０）が形成されている。

この埋込層（２９）を囲み前記エピタキシャル層（２８
〉を貫通したＰ０型の上下分離領域（３１）がある。

この上下分離領域（３１）は上側拡散領域（３２〉と下
側拡散領域り３３）とで構成され、この上側拡散領域（
３２〉は前記エピタキシャル層（２８〉表面より下方向
拡散され、前記下側拡散領域（３３）は前記基板（２７
）表面より上方向拡散されて達成されている。またここ
では本集積回路の高集積化を達成するために、前記下側
拡散領域（３３）は実質的に前記エピタキシャル層（２
８〉表面近傍まで上方向拡散されている。

従って前記上下分離領域（旦）によって、図の左側より
第１乃至第４のアイランド（３４）　、　（３５）　、
　（３６）　、　（３７）が形成される。

第１のアイランド（３４）には、前記エピタキシャル層
（２８〉をコレクタとし、Ｐ型のベース領域（３８〉、
Ｎ＋型のエミッタ領域（３９）および葡記ベース領域（
３８〉内に設けられたＰ＋型のベースコンタクト領域（
４０）より成る第１のトランジスタ（縦型）ＮＰＮ型の
トランジスタ）（２１）がある。

第２のアイランド（３５）には、ラテラル型のＰＮＰ型
の第２のトランジスタ（２２）と縦型のＮＰＮ型の第３
のトランジスタフ２３）によりＩ”Ｌ（２４）が少なく
とも１つ組込まれている。前記第２のトランジスタ（２
２）は、前記Ｎ型のエピタキシャル層（２８〉をベース
とし、Ｐ＋型のエミッタ領域（４１）とＰ４型のコレク
タ領域（第３のトランジスタ〈２３〉のベースコンタク
ト領域）　（４２）とにより成り、前記エミッタ領域（
４１）はＩ”Ｌ（２４）のインジェクタ領域となる。−
実弟３のトランジスタ（２３）は、Ｐ＋型のウェル領域
（４３）をベース領域とし、前記エピタキシャル層（２
８）をエミッタ領域としている。またＮ＋型の拡散領域
（４４）をコレクタＣ１、コレクタＣ１としている。更
に前記Ｐ＋型のベース領域は、ウェル領域（４３）内の
２ケ所を除いて全面に拡散されている。これは前記コレ
クタ領域（４４）を２つ作ったためであり、目的によっ
てこの数は変動することかできる。また前記Ｐ＋型のイ
ンジェクタ領域（４１〉の反対側には、Ｎ＋型のエミッ
タ取り出し領域（４５）およびＮ＋型のエミッタコンタ
クト領域（４６〉がある。

第３のアイランド（３６〉には、ラテラル型のＰＮＰ型
の第４のトランジスタ（２５）が組込まれており、前記
エピタキシャル層（２８）をベースとし、このエピタキ
シャル層（２８）表面には、Ｐ＋型のエミッタ領域（４
７）とこのエミッタ領域（４７）の周囲にＰ＋型のコレ
クタ領域（４８〉がある。更にはＮ＋型の拡散領域（４
９）があり、ベースコンタクト領域として働く。

第４のアイランド（３７）には、縦型のＰＮＰ型の第５
のトランジスタ（２６〉が組込まれている。前述した如
く、このアイランド（３７）には、下からＮ１型の埋込
層（２９）およびＰ＋型の埋込層（３０）が設けられて
おり、このＰ１型の埋込層（３０〉がコレクタ領域とな
る。またこのコレクタ領域を取り出すために、前記エピ
タキシャル層（２８）表面から前記Ｐ＋型の埋込層（３
０〉へ到達するＰ＋型のコレクタ取り出し領域（５０）
が設けられている。またこのコレクタ取り出し領域（５
０）で囲まれた領域には、Ｎ＋型のウェル領域（５１〉
が重畳されて拡散されており、このベースとなるウェル
領域（５１）内に、Ｐ＋型のエミッタ領域（５２〉とＮ
１型のベースコンタクト領域（５３）が形成されている
。尚、ここで４ｔＮ”型のウェル領域（５１〉が重畳さ
れているが、単にＮ型のエピタキシャル層（２８〉であ
っても良い。

更に前記エピタキシャル層（２８）表面には、シリコン
酸化膜等より成る絶縁膜（５４）が形成され、コンタク
ト孔を介して電極が形成されている。

図の左側より、順に説明すると、第１のアイランド（３
４）にはコレクタ孔、ベース孔およびエミッタ孔が形成
され、コレクタ電極、ベース電極およびエミッタ電極が
この孔を介して形成されている。第２のアイランド（３
５）には、インジェクタ孔、ベース孔、コレクタ孔およ
びエミッタ孔が形成され、インジェクタ電極、ベース電
極、コレクタ電極およびエミッタ電極が形成されている
。第３のアイランド〈３６〉には、エミッタ孔、コレク
タ孔およびベース孔が形成され、エミッタ電極、コレク
タ電極およびベース電極が形成されている。

第４のアイランド（３７）には、コレクタ孔、エミッタ
孔およびベース孔が形成され、コレクタ電極、エミッタ
電極およびベース電極が形成されている。

以上本構成は、−層の電極により達成されているが、回
路によっては２層以上の電極により構成されても良い。

またダイオードや抵抗等も組込まれるが、ここでは省略
をする。

次に本発明である製造方法について説明をする。

先ず第１図Ａの如く、不純物濃度が１０　”ａｔｏｍ／
ｃＴｒ１３程度のＰ型シリコン半導体基板（２７）の表
面に熱酸化膜を形成した後、Ｎ＋型の埋込層（２９）の
形成予定領域を蝕刻した後、この開口部を介してＮ型の
不純物であるアンチモンやヒ素をドープする。

続いて第１図Ｂの如く、Ｐ′″型の上下分離領域（３１
〉の下側拡散領域（３３〉および第５のトランジスタ（
２６）のＰ“型の埋込Ｍ（３０〉の形成予定領域上の熱
酸化膜を開口し、この開口部を介してＰ型の不純物であ
るボロンをドープする。

ここではイオン注入によって達成しても良い。

つまり前工程で生じた熱酸化膜を除去し、再度約５００
人の熱酸化膜を形成し、ポジ型のマスクとなるレジスト
を塗布、パタ一二〉・グし、ボロンをイオン注入する。

その後レジストを除去し、熱処理を加えて拡散する。

次に第１図Ｃの如く、前記半導体基板（２７）上の熱酸
化膜を全て除去してから前記半導体基板（２７）上に周
知の気相成長法によって比抵抗０．１〜５Ω・印のＮ型
のエピタキシケル層（２８〉を２〜８μｍの厚さで形成
する。この時は、先にドープした不純物は若干上下に拡
散されている。

次に第１図りの如く、酸素雰囲気中で熱処理をし、前記
エピタキシケル層（２８）表面に約５００人の熱酸化膜
（６０〉を形成する。続いてネガ型のレジスト膜を全面
に塗布し、バターニングし、第５のトランジスタ（２６
）のＮ＋型のウェル領域（５１）に対応するエピタキシ
ャル層（２８）表面にリンイオンを注入する。

次に第１図Ｅの如く、前記レジスト膜を除去した後、再
度ネガ型のレジスト膜を全面に塗布し、バターニングし
、前記第２のアイランド（３５）内に形成予定のＰ３型
のウェル領域（４３）に対応するエピタキシャル層（２
８〉表面にボロンイオンを注入する。

次に、第１図Ｆの如く、温度約１０００″Ｃ１数時間の
熱酸化によって、前記エピタキシャル層（２８〉表面に
、熱酸化膜を形成した後、この半導体基板全体を再度熱
処理して、先にドープした不純物を再拡散する。

従って前記下側拡散領域（３３〉は、前記エピタキシャ
ル層（２８〉の約半分以上（実質的にエピタキシャル層
（２８〉の表面近傍）まで上方拡散される。

また本工程によってエピタキシャル層（２８）表面の熱
酸化膜（６１〉は数千式の厚さまで成長をし、この熱酸
化膜（６１）は、後述のマスクと同様な働きを示す。た
だし、前記熱酸化膜を全て除去し、例えばシリコン窒化
膜等を拡散マスクとしても良いし、ＣＶＤ法でシリコン
酸化膜を形成しても良い。

またエピタキシャル層厚を従来にくらべ約半分以下にす
ると、その分前配下側拡散領域（３３〉もシャロー化さ
れる。従って横方向の広がりを減少できる。

続いて、第１図Ｆの如く、前記第２のアイランド（３５
）内の第３のトランジスタ（２３）のエミッタ取り出し
領域（４５）に対応する前記絶縁膜（６１）をエツチン
グし、全面に拡散ソースとなるｐｏｃｌ　ｓを塗布する
。その後熱処理をして、リンをエピタキシセルＪｌ（２
８）内に拡散させる。その後ＰｏＣ１５を除去し、再度
所定の深さになるように熱処理をする。

続いて、第１図Ｇの如く、予定の上下分離領域（３１〉
の上側拡散領域（３２）、予定の第１のトランジスタ（
２１〉のベース領域（３８〉、予定のＩ”Ｌ（２４）で
は、第２のトランジスタ（２２）のエミッタ領域となる
インジェクタ領域（４１）、第３のトランジスタ〈２３
〉のベースコンタクト領域（４２）、予定の第４のトラ
ンジスタ（２５）のエミッタ領域（４７）およびコレク
タ領域（４８）、予定の第５のトランジスタ（２６）（
７）エミッタ領域（５２）およびコレクタ取り出し領域
（５ｏ）と対応する前記シリコン酸化膜（６１〉に不純
物の導入孔（６２〉を形成する。

ここではポジ型レジスト膜をマスクとし、ドライエツチ
ングによって形成する。この後、エピタキシャル層（２
８〉の露出している領域をダミー酸化して、ダミー酸化
膜を形成する。このダミー酸化膜は、後のイオン注入工
程によるエピタキシャル層（２８〉のダメージを減少し
、またイオンをランダムに分散して均一に注入するため
に用いる。

続いて第１図Ｈの如く、前記予定の第１のトランジスタ
（２１）のベース領域（３８）、前記予定のｌ２Ｌ（２
４）の第２のトランジスタ（２２）のエミッタ領域（４
１〉および第３のトランジスタ（２３）のベースコンタ
クト領域（４２〉、前記予定の第４のトランジスタ（２
５〉のエミッタ領域（４７）およびコレクタ領域（４８
〉、前記予定の第５のトランジスタ（２６〉のエミッタ
領域（５２〉に対応する前記導入孔（６２〉にマスク（
６３〉を設け、不純物であるボロンをイオン注入する。

従って前記予定の上側拡散領域（３２〉と第５のトラン
ジスタ（亜〉の予定のコレクタ取り出し領域（５０）に
ボロンが注入される。

ここでは注入イオンのブロックが可能なレジスト膜、い
わゆるマスク（６３）を全面に被覆した後、前記上側拡
散領域（３２〉に対応するマスク（６３）を除去し、Ｐ
型の不純物であるボロンを所定条件で注入する。

本工程では、図の如くマスク（６３〉の開口部をシリコ
ン酸化膜（６１〉の導入孔（６２〉より大きく形成して
も、このシリコン酸化膜（６１〉がマスクとして働くの
で前記導入孔（６２〉と前記予定の上側拡散領域（３２
）の形成位置が一致することを示している。

続いて第１図Ｉの如く、前記マスクとして働くレジスト
（６３〉を除去し、所定の条件で熱処理を行う。

従って前記上側拡散領域（３２）は前記下側拡散領域（
３３〉へ到達する。前述の如く、前記下側拡散領域（３
３〉は前記エピタキシ勺ル層（２８）表面の近傍まで上
方向へ拡散されるので、前記上側拡散領域（３２）の拡
散は浅くすむ。そのため上側拡散領域（３２）の横方向
拡散を防止できる。またコレクタ取り出し領域（５０）
はＰ“型の埋込層（３０〉へ到達する。

続いて第１図Ｊの如く、前記全ての導入孔（６２〉に不
純物をイオン注入する。

ここでは導入孔（６２）にマスクが形成されないので、
第１のトランジスタ（２１〉のベース領域（３８）、第
２のトランジスタ（２２〉のエミッタ領域（４１）、第
３のトランジスタ（２３〉のベースコンタクト領域〈４
２〉、第４のトランジスタ（２５〉のエミッタ領域（４
７）およびコレクタ領域（４８）、第５のトランジスタ
（２６）のエミッタ領域〈５２〉にボロンがイオン注入
され、前記上側拡散領域（３２〉と前記第５のトランジ
スタ（２６）のコレクタ取り出し領域（５０）は再度イ
オン注入される。

続いて、第１図にの如く、予定の第１のトランジスタ（
２１）のベース領域（３８）内に形成予定のベースコン
タクト領域（４０〉が少なくとも開孔される様に、マス
クとなるレジスト膜（６４）を形成する。モしてボロン
をイオン注入している。

ここではベースコンタクト領域（４０）を除いたベース
領域（３８〉に少なくともレジスト膜（６４）を覆い、
また図で示されている導入孔（６２〉は全て開孔されて
いる。しかし夫々の不純物濃度を考慮して導入孔（６２
〉の一部をレジスト膜で覆っても良い。

本発明の特徴とする所は、第１図Ｇ乃至第１図にで説明
した工程にある。

第１図Ｇの如く、第１のトランジスタ（２１）のベース
領域（３８）、第２のトランジスタ（２２）のエミッタ
領域（４１〉、第３のトランジスタ（２３）のベースコ
ンタクト領域（４２）、第４のトランジスタ（２５〉の
エミッタ領域（４７）およびコレクタ領域（４８〉、第
５のトランジスタ（２６）のエミッタ領域（５２）およ
びコレクタ取り出し領域（５０〉、全ての上側拡散領域
（３２）に対応する導入孔（６２）を−度に形成し、こ
の導入孔（６２〉によって形成位置を決めているので、
従来設けていた設計値からのずれによる余裕を省略する
ことができる。

特に、第１のトランジスタ（蘇〉では上側拡散領域（３
２）とベース領域（３８）、第２のトランジスタ（２２
）では上側拡散領域（３２）とエミッタ領域（４１〉、
第４のトランジスタ（２５）では上側拡散領域（３２）
とコレクタ領域（４８）、第５のトランジスタ（２６）
ではコレクタ取り出し領域（５０）とエミッタ領域り５
２〉の間の余裕が不要となり、平面的に縦、横の方向で
余裕を除けるので、夫々のセルサイズは小さくなり、結
局チップサイズを小さくできる。またセルサイズを小さ
くできるので、大幅に集積度を向上させることができる
。

一方、第５のトランジスタ（２６）である縦型のＰＮＰ
型のトランジスタでは、左右のコレクタ取り出し領域（
５０）間の距離を短くできるので、コレクタ抵抗を小さ
くでき、Ｖ　ｅｌｌの飽和電圧を小さくできる。

第１図Ｊの工程では、マスクを形成せずに拡散していた
が、本願は分離領域（３１）部上の導入孔にマスクを設
けても良い。

第１図Ｈで説明した様に、マスクの開口部を、前記導入
孔（６２）よりやや大きくするだけで、精度良く拡散領
域〈３８）を決定できる。またここではマスフによって
余剰な不純物が分離領域（３１）へ注入されるのを防止
できる。

続いて第１図りの如く、前記ホトレジスト膜（６４）を
除去し、前記エピタキシャル層（２８〉上のシリコン酸
化膜（６１）全てをエツチングする。その後、全面にノ
ンドープのシリコン酸化膜、リンドープのシリコン酸化
膜を夫々数千人積層し、全体の膜厚に差が生じないよう
にしている。これは、第１図にで示したシリコン酸化膜
（６１〉であると、予定の第１のトランジスタ（２１〉
のエミッタ領域（３９）上のシリコン酸化膜（６１〉は
、コレクタ領域上のシリコン酸化膜より薄いため、コレ
クタコンタクト領域の導入孔が完全に開くまでには、エ
ミッタ領域（３９〉となるエピタキシャル層がエツチン
グされまたは対応するシリコン酸化膜（６１）のサイド
エツチングがされてしまうからである。そのために、前
述の如く、膜厚差を無くしてエミッタ領域（３９）に対
応するエピタキシャル層のエツチングまたはエピタキシ
ャル層上のシリコン酸化膜のサイドエツチング量を減少
している。

更に第１図Ｍの如く、ホトレジスト膜を形成し、異方性
エツチングによってシリコン酸化膜（６６〉にコンタク
ト孔を形成する。

具体的には、第１のトランジスタ（２１）のエミッタ孔
（６７）、ベース孔（６８〉およびコレクタ孔（６９）
、第２のトランジスタ（２２）のエミッタ孔（７０〉、
第３のトランジスタ（２３〉のエミッタ孔（７１）、ベ
ース孔（７２）およびコレクタ孔（７３〉、第４のトラ
ンジスタ（２５〉のエミッタ孔（７４）、ベース孔（７
５〉およびコレクタ孔（７６）、第５のトランジスタ（
亜〉のエミッタ孔（７７）、ベース孔（７８〉およびコ
レクタ孔（７９）を形成している。

そして前記ホトレジスト膜を除去した後、再度前記第１
のトランジスタ（２１〉のベース孔（６８）、第２のト
ランジスタ（２２〉のエミッタ孔（７０）、第３のトラ
ンジスタ（２３〉のベース孔（７２）、第４のトランジ
スタ（２５）のエミッタ孔（７４）およびコレクタ孔（
７６〉、第５のトランジスタ（２６〉のエミッタ孔（７
７）およびコレクタ孔（７９〉にレジスト膜（８０）を
覆う。その後このレジスト膜（８０）をマスクとして、
ヒ素をイオン注入し、第１のトランジスタ（２１）では
エミッタ領域（３９）を、第３のトランジスタ（２３）
ではエミッタコンタクト領域（４６〉およびフレフタ領
域（４４）を、第４のトランジスタ（２５）ではベース
領域（４９）ヲ、第５のトランジスタ（２６）ではベー
スコンタクト領域（５３）を−度に形成する。ここでは
ヒ素をイオン注入するためＮ＋型の拡散領域が形成され
る。

最後に前記レジスト膜（８０〉を除去し、熱処理をして
前記Ｎ＋型の拡散領域を下方拡散した後、ライトエツチ
ングして前記孔の表面に生じたシリコン酸化膜を除去し
、第１図Ｎの如く、第１乃至第５のトランジスタの電極
をアルミニウムの蒸着によって形成している。

（ト）発明の効果 以上の説明から明らかな如＜、Ｉ”Ｌにおいては、予定
の分離領域、予定のラテラル型のトランジスタのエミッ
タ領域および予定の逆方向動作のトランジスタのベース
コンタクト領域に対応する絶縁膜に導入孔を形成するた
め、これらの領域の形成位置は予め決定される。従って
設計位置からのずれ対策として従来設けられていた余裕
を省略できる。またＩ”Ｌの占有面積を縮小できる。

一方、Ｉ”Ｌと縦型のトランジスタとを一緒に同一基板
に集積化した場合、前記Ｉ”Ｌに設けた導入孔と同時に
、前記縦型のトランジスタのベース領域および分離領域
に対応する絶縁膜に不純物の導入孔を設けているので、
前述と同様な理由により占有面積を縮小できる。

従ってチップの小型化や高集積化が可能となる。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｎは、本発明の半導体集積回路の製
造方法を示す断面図、第２図は従来の半導体集積回路の
断面図である。

Claims (8)

【特許請求の範囲】
1. （１）一導電型のエミッタ領域を備えたラテラル型のト
   ランジスタと逆導電型の半導体層をエミッタ領域とする
   縦型の逆方向動作のトランジスタとにより構成されるＩ
   ＩＬを有する半導体集積回路の製造方法であって、 逆導電型の埋込層、前記逆方向動作のトランジスタのベ
   ース領域となる一導電型のウェル領域とを有する逆導電
   型の半導体層上に絶縁膜を形成する工程と、 前記埋込層を囲む予定の一導電型の分離領域、前記ラテ
   ラル型のトランジスタの予定の一導電型のエミッタ領域
   および前記逆方向動作のトランジスタのウェル領域内に
   実質的に形成される予定の一導電型のベースコンタクト
   領域とに対応する前記絶縁膜に不純物の導入孔を形成す
   る工程と、前記導入孔を介して前記予定の分離領域、前
   記予定のエミッタ領域および前記予定のベースコンタク
   ト領域に不純物を導入する工程とを備えることを特徴と
   した半導体集積回路の製造方法。
2. （２）前記不純物の導入工程において、前記予定のエミ
   ッタ領域および前記予定のベースコンタクト領域上の導
   入孔にマスクを設け、不純物を前記予定の分離領域に導
   入することを特徴とした請求項第１項記載の半導体集積
   回路の製造方法。
3. （３）一導電型のエミッタ領域を備えたラテラル型のト
   ランジスタと逆導電型の半導体層をエミッタ領域とする
   縦型の逆方向動作のトランジスタとにより構成されるＩ
   ＩＬを有する半導体集積回路の製造方法であって、 逆導電型の埋込層、前記逆方向動作のトランジスタのベ
   ース領域となる一導電型のウェル領域およびこのウェル
   領域の一端に設けられる逆導電型のエミッタ取り出し領
   域とを有する逆導電型の半導体層上に絶縁膜を形成する
   工程と、 前記埋込層を囲む予定の一導電型の分離領域、前記ラテ
   ラル型のトランジスタの予定の一導電型のエミッタ領域
   および前記逆方向動作のトランジスタのウェル領域内に
   実質的に形成される予定の一導電型のベースコンタクト
   領域に対応する前記絶縁膜に不純物の導入孔を形成する
   工程と、前記導入孔を介して前記予定の分離領域、前記
   予定のエミッタ領域および前記予定のベースコンタクト
   領域に不純物を導入する工程とを備えることを特徴とし
   た半導体集積回路の製造方法。
4. （４）前記不純物の導入工程において、前記予定のエミ
   ッタ領域および前記予定のベースコンタクト領域上の導
   入孔にマスクを設け、不純物を前記予定の分離領域に導
   入することを特徴とした請求項第３項記載の半導体集積
   回路の製造方法。
5. （５）一導電型のエミッタ領域を備えたラテラル型のト
   ランジスタと逆導電型の半導体層をエミッタ領域とする
   縦型の逆方向動作のトランジスタとにより構成されるＩ
   ＩＬを有する半導体集積回路の製造方法であって、 一導電型の半導体基板に逆導電型の埋込層を形成する工
   程と、 前記逆導電型の埋込層を囲む予定の上下分離領域の下側
   拡散領域を形成する工程と、 前記半導体基板上に逆導電型の半導体層を形成する方法
   と、 前記逆導電型の埋込層に対応する半導体層上に前記逆方
   向動作のトランジスタのベース領域となる一導電型のウ
   ェル領域を形成する工程と、前記半導体層上に絶縁膜を
   形成する工程と、前記埋込層を囲む予定の一導電型の上
   下分離領域の上側拡散領域、前記ラテラル型のトランジ
   スタの予定の一導電型のエミッタ領域および前記逆方向
   動作のトランジスタのウェル領域内に実質的に形成され
   る予定の一導電型のベースコンタクト領域に対応する前
   記絶縁膜に不純物の導入孔を形成する工程と、 前記導入孔を介して前記予定の上側拡散領域、前記予定
   のエミッタ領域および前記予定のベースコンタクト領域
   に不純物を導入する工程とを備えることを特徴とした半
   導体集積回路の製造方法。
6. （６）一導電型のエミッタ領域を備えたラテラル型のト
   ランジスタと逆導電型の半導体層をエミッタ領域とする
   縦型の逆方向動作のトランジスタとを同一アイランドに
   備えたＩＩＬと、逆導電型のエミッタ領域を備えた縦型
   のトランジスタとを有する半導体集積回路の製造方法で
   あって、 前記予定のＩＩＬと前記予定の縦型のトランジスタ領域
   に形成される逆導電型の埋込層と、前記逆方向動作のト
   ランジスタのベース領域となる一導電型のウェル領域と
   を有する逆導電型の半導体層上に絶縁膜を形成する工程
   と、 前記埋込層を囲む予定の分離領域、前記予定のラテラル
   型のトランジスタに形成予定の前記エミッタ領域、前記
   逆方向動作のトランジスタのウェル領域内に実質的に形
   成される予定の一導電型のベースコンタクト領域および
   前記縦型のトランジスタ領域に形成予定の一導電型のベ
   ース領域に夫々対応する前記絶縁膜に不純物の導入孔を
   形成する工程と、 前記導入孔を介して前記予定の分離領域、前記予定のラ
   テラル型のトランジスタのエミッタ領域、前記逆方向動
   作のトランジスタのベースコンタクト領域および前記縦
   型のトランジスタのベース領域に不純物を導入する工程
   とを備えることを特徴とした半導体集積回路の製造方法
   。
7. （７）前記不純物の導入工程において、前記予定のラテ
   ラル型のトランジスタのエミッタ領域、前記予定の逆方
   向動作のトランジスタのベースコンタクト領域および前
   記予定の縦型のトランジスタのベース領域上の導入孔に
   マスクを設け、不純物を前記予定の分離領域に導入する
   ことを特徴とした請求項第６項記載の半導体集積回路の
   製造方法。
8. （８）一導電型のエミッタ領域を備えたラテラル型のト
   ランジスタと逆導電型の半導体層をエミッタ領域とする
   縦型の逆方向動作のトランジスタとを同一アイランドに
   備えたＩＩＬと、逆導電型のエミッタ領域を備えた縦型
   のトランジスタとを有する半導体集積回路の製造方法で
   あって、 前記予定のＩＩＬと前記予定の縦型のトランジスタ領域
   に形成される逆導電型の埋込層と、前記逆方向動作のト
   ランジスタのベース領域となる一導電型のウェル領域と
   を有する逆導電型の半導体層上に絶縁膜を形成する工程
   と、 前記埋込層を囲む予定の分離領域、前記予定のラテラル
   型のトランジスタに形成予定の前記エミッタ領域、前記
   逆方向動作のトランジスタのウェル領域内に実質的に形
   成される予定の一導電型のベースコンタクト領域および
   前記縦型のトランジスタ領域に形成予定の一導電型のベ
   ース領域に夫々対応する前記絶縁膜に不純物の導入孔を
   形成する工程と、 前記予定のラテラル型のトランジスタのエミッタ領域、
   前記予定の逆方向動作のトランジスタのベースコンタク
   ト領域および前記予定の縦型のトランジスタのベース領
   域上の導入孔にマスクを設け、不純物を前記分離領域に
   導入する工程と、前記マスクを除去した後、前記全ての
   導入孔へ不純物を導入して前記予定の分離領域、前記予
   定のラテラル型のトランジスタのエミッタ領域、前記逆
   方向動作のトランジスタのベースコンタクト領域および
   前記縦型のトランジスタのベース領域を拡散する工程と
   を備えることを特徴とした半導体集積回路の製造方法。