JPH043432A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH043432A JPH043432A JP10446390A JP10446390A JPH043432A JP H043432 A JPH043432 A JP H043432A JP 10446390 A JP10446390 A JP 10446390A JP 10446390 A JP10446390 A JP 10446390A JP H043432 A JPH043432 A JP H043432A
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Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は多結晶シリコン層を使用してバイポーラトラン
ジスタのエミッタ電極及び抵抗素子を形成する半導体装
置の製造方法に関する。
ジスタのエミッタ電極及び抵抗素子を形成する半導体装
置の製造方法に関する。
［従来の技術］
近年、半導体装置において高集積化及び高速化が増々推
進されており、高集積化と高速化とを兼ね備えた半導体
装置の製造方法としてＢ ｉ ０ＭＯ８技術が注目され
ている。このＢｉＣＭＯ３技術においては、バイポーラ
トランジスタを高速化するために幅が狭いエミッタ電極
が必要であり、このようなエミッタ電極として多結晶シ
リコン層が使用されている。例えば、負荷抵抗型のＢｉ
ＣＭＯ８−８ＲＡＭでは、エミッタ電極と負荷抵抗用の
多結晶シリコン層とを兼用している。
進されており、高集積化と高速化とを兼ね備えた半導体
装置の製造方法としてＢ ｉ ０ＭＯ８技術が注目され
ている。このＢｉＣＭＯ３技術においては、バイポーラ
トランジスタを高速化するために幅が狭いエミッタ電極
が必要であり、このようなエミッタ電極として多結晶シ
リコン層が使用されている。例えば、負荷抵抗型のＢｉ
ＣＭＯ８−８ＲＡＭでは、エミッタ電極と負荷抵抗用の
多結晶シリコン層とを兼用している。
第３図（ａ）乃至（Ｃ）は多結晶シリコン層をバイポー
ラトランジスタのエミッタ電極及び抵抗素子の双方に使
用する場合における従来の半導体装置の製造方法を工程
順に示す断面図である。
ラトランジスタのエミッタ電極及び抵抗素子の双方に使
用する場合における従来の半導体装置の製造方法を工程
順に示す断面図である。
先ず、第３図（ａ）に示すように、半導体基板１上にフ
ィールド酸化膜２を選択的に形成することにより半導体
基板１の表面を素子分離し、素子分離された半導体基板
１の表面に夫々ベース領域１０及びコレクタ領域１１を
形成する。次に、コレクタ領域１１上に多結晶シリコン
層からなるコレクタ電極３を選択的に形成した後に、全
面に層間絶縁膜４を被着する。次に、ベース領域１０上
の層間絶縁膜４を選択的に除去して開口部を形成した後
に、全面に膜厚が例えば約２５００人の多結晶シリコン
層を被着する。次いで、この多結晶シリコン層を選択的
に除去して前記開口部上にエミ、ツタ電極となる多結晶
シリコン層５ａをパターン形成すると共に、所定の領域
に抵抗素子となる多結晶シリコン層５ｂをパターン形成
する。
ィールド酸化膜２を選択的に形成することにより半導体
基板１の表面を素子分離し、素子分離された半導体基板
１の表面に夫々ベース領域１０及びコレクタ領域１１を
形成する。次に、コレクタ領域１１上に多結晶シリコン
層からなるコレクタ電極３を選択的に形成した後に、全
面に層間絶縁膜４を被着する。次に、ベース領域１０上
の層間絶縁膜４を選択的に除去して開口部を形成した後
に、全面に膜厚が例えば約２５００人の多結晶シリコン
層を被着する。次いで、この多結晶シリコン層を選択的
に除去して前記開口部上にエミ、ツタ電極となる多結晶
シリコン層５ａをパターン形成すると共に、所定の領域
に抵抗素子となる多結晶シリコン層５ｂをパターン形成
する。
次に、第３図（ｂ）に示すように、全面に例えばフォト
レジスト膜８ｂを被着した後に、フォトリソグラフィ技
術によりフォトレジスト膜８ｂをパターン形成して多結
晶シリコン層５ａを露出させる。次に、イオン注入法に
よりフォトレジスト膜８ｂをマスクとして多結晶シリコ
ン層５ａに不純物を注入する。例えば、ＮＰＮ型のトラ
ンジスタを形成する場合には、エミッタ領域の接合深さ
を浅くするために、イオンエネルギーが約７０ｋｅＬド
ーズ量が約１．ＯＸ １０１６ｃｍ−３の条件にて多結
晶シリコン層５ａにヒ素等を注入する。これにより、所
定のエミッタ電極が形成される。また、このとき、多結
晶シリコン層（エミ、ツタ電極）５ａの直下のベース領
域１０の表面には不純物が拡散してエミッタ領域１２が
形成される。
レジスト膜８ｂを被着した後に、フォトリソグラフィ技
術によりフォトレジスト膜８ｂをパターン形成して多結
晶シリコン層５ａを露出させる。次に、イオン注入法に
よりフォトレジスト膜８ｂをマスクとして多結晶シリコ
ン層５ａに不純物を注入する。例えば、ＮＰＮ型のトラ
ンジスタを形成する場合には、エミッタ領域の接合深さ
を浅くするために、イオンエネルギーが約７０ｋｅＬド
ーズ量が約１．ＯＸ １０１６ｃｍ−３の条件にて多結
晶シリコン層５ａにヒ素等を注入する。これにより、所
定のエミッタ電極が形成される。また、このとき、多結
晶シリコン層（エミ、ツタ電極）５ａの直下のベース領
域１０の表面には不純物が拡散してエミッタ領域１２が
形成される。
次に、第３図（Ｃ）に示すように、フォトレジスト膜８
ｂを除去した後、全面にフォト１／シスト膜８ｃを被着
する。その後、フォトレジスト膜８Ｃを選択的に除去し
て多結晶シリコン層５ｂを露出させる。そして、イオン
注入によりフォトレジスト膜８Ｃをマスクとして多結晶
シリコン層（抵抗素子）５ｂに不純物を注入する。この
場合、イオンエネルギーが約７０ ｋ ｅＬ ドーズ
量が約３×１０”ｃ＋＋−３の条件にて多結晶シリコン
層５ｂにリン等を注入する。これにより、所定の抵抗値
の抵抗素子が形成される。
ｂを除去した後、全面にフォト１／シスト膜８ｃを被着
する。その後、フォトレジスト膜８Ｃを選択的に除去し
て多結晶シリコン層５ｂを露出させる。そして、イオン
注入によりフォトレジスト膜８Ｃをマスクとして多結晶
シリコン層（抵抗素子）５ｂに不純物を注入する。この
場合、イオンエネルギーが約７０ ｋ ｅＬ ドーズ
量が約３×１０”ｃ＋＋−３の条件にて多結晶シリコン
層５ｂにリン等を注入する。これにより、所定の抵抗値
の抵抗素子が形成される。
［発明が解決しようとする課題］
しかしながら、上述した従来の半導体装置の製造方法に
おいては、多結晶シリコン層を使用してバイポーラトラ
ンジスタのエミッタ電極及び抵抗素子を形成しようとす
ると、エミッタ電極及び抵抗素子を形成するために使用
する不純物原子又はイオン注入のドーズ量が相互に異な
るため、これらのイオン注入工程を別個のものに分ける
必要がある。このため、これに伴うフォトリングラフィ
工程が２工程必要であると共に、素子間の微細化により
位置ずれ等が発生する虞）ｆあるため、作業が極めて複
雑且つ困難であるという問題点がある。
おいては、多結晶シリコン層を使用してバイポーラトラ
ンジスタのエミッタ電極及び抵抗素子を形成しようとす
ると、エミッタ電極及び抵抗素子を形成するために使用
する不純物原子又はイオン注入のドーズ量が相互に異な
るため、これらのイオン注入工程を別個のものに分ける
必要がある。このため、これに伴うフォトリングラフィ
工程が２工程必要であると共に、素子間の微細化により
位置ずれ等が発生する虞）ｆあるため、作業が極めて複
雑且つ困難であるという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
フォトリングラフィ工程を削減することができると共に
、素子の位置ずれを容易に防止することかできる半導体
装置の製造方法を提供することを目的とする。
フォトリングラフィ工程を削減することができると共に
、素子の位置ずれを容易に防止することかできる半導体
装置の製造方法を提供することを目的とする。
［課題を解決するための手段］
本発明に係る半導体装置の製造方法は、バイポーラトラ
ンジスタ及び抵抗素子を有する半導体装置の製造方法に
おいて、半導体基板のエミッタ電極形成予定領域及び抵
抗素子形成予定領域に夫々第１及び第２の多結晶シリコ
ン層を選択的に形成する工程と、全面に耐酸化膜を被着
する工程と、前記耐酸化膜を選択的に除去して前記第２
の多結晶シリコン層を露出させる工程と、前記耐酸化膜
をマスクとして前記第２の多結晶シリコン層に第１の不
純物を選択的に添加する工程と、前記耐酸化膜をマスク
として前記第２の多結晶シリコン層を選択的に酸化して
前記第２の多結晶シリコン層上に酸化膜を形成する工程
と、前記耐酸化膜を除去して前記第１の多結晶シリコン
層を露出させる工程と、前記酸化膜をマスクとして前記
第１の多結晶シリコン層に第２の不純物を選択的に添加
する工程とを有することを特徴とする特 ［作用］ 本発明においては、半導体基板のエミ・７夕電極形成予
定領域及び抵抗素子形成予定領域に夫々第１及び第２の
多結晶ンリコン層を選択的に形成した後に、全面に耐酸
化性を有するシリコン窒化膜等からなる耐酸化膜を被着
する。次いで、フォトリソグラフィ技術等を使用して前
記耐酸化膜を選択的に除去することにより前記第２の多
結晶シリコン層を露出させる。そして、前記耐酸化膜を
マスクとしてイオン注入法等により前記第２の多結晶シ
リコン層に第１の不純物を選択的に添加する。
ンジスタ及び抵抗素子を有する半導体装置の製造方法に
おいて、半導体基板のエミッタ電極形成予定領域及び抵
抗素子形成予定領域に夫々第１及び第２の多結晶シリコ
ン層を選択的に形成する工程と、全面に耐酸化膜を被着
する工程と、前記耐酸化膜を選択的に除去して前記第２
の多結晶シリコン層を露出させる工程と、前記耐酸化膜
をマスクとして前記第２の多結晶シリコン層に第１の不
純物を選択的に添加する工程と、前記耐酸化膜をマスク
として前記第２の多結晶シリコン層を選択的に酸化して
前記第２の多結晶シリコン層上に酸化膜を形成する工程
と、前記耐酸化膜を除去して前記第１の多結晶シリコン
層を露出させる工程と、前記酸化膜をマスクとして前記
第１の多結晶シリコン層に第２の不純物を選択的に添加
する工程とを有することを特徴とする特 ［作用］ 本発明においては、半導体基板のエミ・７夕電極形成予
定領域及び抵抗素子形成予定領域に夫々第１及び第２の
多結晶ンリコン層を選択的に形成した後に、全面に耐酸
化性を有するシリコン窒化膜等からなる耐酸化膜を被着
する。次いで、フォトリソグラフィ技術等を使用して前
記耐酸化膜を選択的に除去することにより前記第２の多
結晶シリコン層を露出させる。そして、前記耐酸化膜を
マスクとしてイオン注入法等により前記第２の多結晶シ
リコン層に第１の不純物を選択的に添加する。
この第１の不純物の添加により所定の抵抗素子が形成さ
れる。
れる。
次に、前記耐酸化膜をマスクとして前記第２の多結晶シ
リコン層を選択的に酸化して前記第２の多結晶シリコン
層上に自己整合的に酸化膜を形成した後に、前記耐酸化
膜を除去して前記第１の多結晶シリコン層を露出させる
。そして、前記酸化膜をマスクとしてイオン注入法等に
より前記第１の多結晶シリコン層に第２の不純物を選択
的に添加する。この第２の不純物の添加により所定のエ
ミッタ電極が形成される。
リコン層を選択的に酸化して前記第２の多結晶シリコン
層上に自己整合的に酸化膜を形成した後に、前記耐酸化
膜を除去して前記第１の多結晶シリコン層を露出させる
。そして、前記酸化膜をマスクとしてイオン注入法等に
より前記第１の多結晶シリコン層に第２の不純物を選択
的に添加する。この第２の不純物の添加により所定のエ
ミッタ電極が形成される。
本発明によれば、前記耐酸化膜をマスクとして第２の多
結晶シリコン層に第１の不純物を選択的に添加し、前記
第２の多結晶シリコン層上に形成した酸化膜をマスクと
して第１の多結晶シリコン層に第２の不純物を選択的に
添加することができる。従って、フォトリングラフィ技
術等を使用したマスクパターンの形成工程を削減するこ
とができる。また、第１の多結晶シリコン層に第２の不
純物を添加する際に使用するマスク（酸化膜）を第２の
多結晶シリコン層上に自己整合的に形成することができ
るので、マスクパターンの位置がずれることはなく、素
子の位置ずれによる不良が発生することを容易に防止で
きる。
結晶シリコン層に第１の不純物を選択的に添加し、前記
第２の多結晶シリコン層上に形成した酸化膜をマスクと
して第１の多結晶シリコン層に第２の不純物を選択的に
添加することができる。従って、フォトリングラフィ技
術等を使用したマスクパターンの形成工程を削減するこ
とができる。また、第１の多結晶シリコン層に第２の不
純物を添加する際に使用するマスク（酸化膜）を第２の
多結晶シリコン層上に自己整合的に形成することができ
るので、マスクパターンの位置がずれることはなく、素
子の位置ずれによる不良が発生することを容易に防止で
きる。
また、本発明においては、前記第１及び第２の多結晶シ
リコン層は相互に接続して形成することができる。この
場合には、バイポーラトランジスタのエミッタ電極と抵
抗素子とを接続した回路を上述した製造工程により形成
することができる。
リコン層は相互に接続して形成することができる。この
場合には、バイポーラトランジスタのエミッタ電極と抵
抗素子とを接続した回路を上述した製造工程により形成
することができる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図（ａ）乃至（ｄ）は本発明の第１の実施例に係る
半導体装置の製造方法を工程順に示す断面図である。
半導体装置の製造方法を工程順に示す断面図である。
先ず、第１図（ａ）に示すように、半導体基板１上にフ
ィールド酸化膜２を選択的に形成することにより半導体
基板１の表面を素子分離し、素子分離された半導体基板
１の表面にベース領域１０及びコレクタ領域１１を夫々
形成する。次に、コレクタ領域１１上に多結晶シリコン
層からなるコレクタ電極３を選択的に形成した後に、全
面に層間絶縁膜４を被着する。次に、ベース領域１０上
の層間絶縁膜４を選択的に除去して開口部を形成した後
に、全面に膜厚が例えば２５００乃至３０００人の多結
晶シリコン層を被着する。次いで、この多結晶シリコン
層を選択的に除去して前記開口部上にエミッタ電極とな
る多結晶シリコン層５ａをパターン形成すると共に、所
定の領域に抵抗素子となる多結晶シリコン層５ｂをパタ
ーン形成する。
ィールド酸化膜２を選択的に形成することにより半導体
基板１の表面を素子分離し、素子分離された半導体基板
１の表面にベース領域１０及びコレクタ領域１１を夫々
形成する。次に、コレクタ領域１１上に多結晶シリコン
層からなるコレクタ電極３を選択的に形成した後に、全
面に層間絶縁膜４を被着する。次に、ベース領域１０上
の層間絶縁膜４を選択的に除去して開口部を形成した後
に、全面に膜厚が例えば２５００乃至３０００人の多結
晶シリコン層を被着する。次いで、この多結晶シリコン
層を選択的に除去して前記開口部上にエミッタ電極とな
る多結晶シリコン層５ａをパターン形成すると共に、所
定の領域に抵抗素子となる多結晶シリコン層５ｂをパタ
ーン形成する。
次に、第１図（ｂ）に示すように、全面に膜厚が例えば
約１０００人であって耐酸化性を有するシリコン窒化膜
６を被着する。次に、フォトリングラフィ技術によりパ
ターン形成されたフォトレジスト膜（図示せず）をマス
クとしてシリコン窒化膜６を選択的に除去して多結晶シ
リコン層（抵抗素子）５ｂを露出させる。次いで、前記
フォトレジスト膜を除去した後に、シリコン窒化膜６を
マスクとしてイオン注入法等により多結晶シリコン層５
ｂに第１の不純物を選択的に注入する。例えば、イオン
エネルギーが約７０ ｋ ｅＶ、 ドーズ量が約５．
ＯＸＩＯ１５ａｍ−３の条件にて多結晶シリコン層５ｂ
に第１の不純物としてリン等を注入する。これにより、
所定の抵抗値の抵抗素子が形成される。
約１０００人であって耐酸化性を有するシリコン窒化膜
６を被着する。次に、フォトリングラフィ技術によりパ
ターン形成されたフォトレジスト膜（図示せず）をマス
クとしてシリコン窒化膜６を選択的に除去して多結晶シ
リコン層（抵抗素子）５ｂを露出させる。次いで、前記
フォトレジスト膜を除去した後に、シリコン窒化膜６を
マスクとしてイオン注入法等により多結晶シリコン層５
ｂに第１の不純物を選択的に注入する。例えば、イオン
エネルギーが約７０ ｋ ｅＶ、 ドーズ量が約５．
ＯＸＩＯ１５ａｍ−３の条件にて多結晶シリコン層５ｂ
に第１の不純物としてリン等を注入する。これにより、
所定の抵抗値の抵抗素子が形成される。
次に、第１図（Ｃ）に示すように、シリコン窒化膜６を
マスクとして多結晶シリコン層５ｂを選択的に熱酸化さ
せ、多結晶シリコン層５ｂを覆うようにして膜厚が例え
ば約１０００人の熱酸化膜７ａを形成する。
マスクとして多結晶シリコン層５ｂを選択的に熱酸化さ
せ、多結晶シリコン層５ｂを覆うようにして膜厚が例え
ば約１０００人の熱酸化膜７ａを形成する。
次に、第１図（ｄ）に示すように、シリコン窒化膜６を
エツチングにより除去して多結晶ンリコン層（エミッタ
電極）５ａを露出させた後に、熱酸化膜７ａをマスクと
してイオン注入法等により多結晶シリコン層５ａに第２
の不純物を注入する。
エツチングにより除去して多結晶ンリコン層（エミッタ
電極）５ａを露出させた後に、熱酸化膜７ａをマスクと
してイオン注入法等により多結晶シリコン層５ａに第２
の不純物を注入する。
例えば、イオンエネルギーが約７０ｋｅｖ１ ドーズ
量が約１．ＯＸ １０１６ｃｍ−３の条件にて多結晶シ
リコン層５ａに第２の不純物としてヒ素等を注入する。
量が約１．ＯＸ １０１６ｃｍ−３の条件にて多結晶シ
リコン層５ａに第２の不純物としてヒ素等を注入する。
これにより、所定のエミッタ電極が形成される。なお、
この場合、多結晶シリコン層５ｂの表面が膜厚が約１０
００λの熱酸化膜７ａにより被覆されているので、全面
にイオン注入を行なっても多結晶シリコン層５ｂに不純
物が添加されることはない。
この場合、多結晶シリコン層５ｂの表面が膜厚が約１０
００λの熱酸化膜７ａにより被覆されているので、全面
にイオン注入を行なっても多結晶シリコン層５ｂに不純
物が添加されることはない。
また、このとき、多結晶シリコン層（エミッタ電極）５
ａの直下のベース領域１０の表面には前述の不純物が拡
散してエミッタ領域１２が形成される。
ａの直下のベース領域１０の表面には前述の不純物が拡
散してエミッタ領域１２が形成される。
本実施例によれば、フォトリングラフィ技術を使用して
形成したシリコン窒化膜６をマスクとして多結晶シリコ
ン層（抵抗素子）５ｂにリン（第１の不純物）を選択的
に添加し、この多結晶７リコン層５ｂ上に形成した熱酸
化膜７ａをマスクとして多結晶シリコン層（エミ、り電
極）５ａにヒ素（第２の不純物）を選択的に添加するこ
とができる。従って、フォトリングラフィ技術を使用し
たマスクパターンの形成工程を従来に比して１工程削減
することができる。また、多結晶７９７７層５ａにヒ素
を添加する際に使用するマスク（熱酸化膜７ａ）を多結
晶シリコン層５ｂ上に自己整合的に形成することができ
るので、マスクパターンの位置がずれることはなく、素
子の位置すれによる不良が発生することを容易に防止で
きる。
形成したシリコン窒化膜６をマスクとして多結晶シリコ
ン層（抵抗素子）５ｂにリン（第１の不純物）を選択的
に添加し、この多結晶７リコン層５ｂ上に形成した熱酸
化膜７ａをマスクとして多結晶シリコン層（エミ、り電
極）５ａにヒ素（第２の不純物）を選択的に添加するこ
とができる。従って、フォトリングラフィ技術を使用し
たマスクパターンの形成工程を従来に比して１工程削減
することができる。また、多結晶７９７７層５ａにヒ素
を添加する際に使用するマスク（熱酸化膜７ａ）を多結
晶シリコン層５ｂ上に自己整合的に形成することができ
るので、マスクパターンの位置がずれることはなく、素
子の位置すれによる不良が発生することを容易に防止で
きる。
第２図（ａ）乃至（Ｃ）は本発明の第２の実施例に係る
半導体装置の製造方法を工程順に示す断面図である。第
２図（ａ）乃至（Ｃ）において第１図（ａ）乃至（ｄ）
と同一物には同一符号を付してその部分の詳細な説明は
省略する。
半導体装置の製造方法を工程順に示す断面図である。第
２図（ａ）乃至（Ｃ）において第１図（ａ）乃至（ｄ）
と同一物には同一符号を付してその部分の詳細な説明は
省略する。
先ず、第２図（ａ）に示すように、ベース領域１０上の
層間絶縁膜４を選択的に除去して開口部を形成した後に
、全面に多結晶シリコン層を形成する。次に、この多結
晶シリコン層を選択的に除去して前記開口部を含む領域
に多結晶シリコン層５ｃをパターン形成する。この多結
晶シリコン層５ｃは、後工程において所定の不純物を添
加することにより、エミッタ電極及びこのエミッタ電極
に接続される抵抗素子となる。次に、全面にシリコン窒
化膜６及びフォトレジスト膜８ａを順次被着した後に、
フォトレジスト膜８ａを選択的にパターニングし、多結
晶シリコン層５ｃの抵抗素子形成予定領域上のシリコン
窒化膜６を選択的に除去する。次いで、多結晶シリコン
層５ｃのエミッタ電極形成予定領域を被覆するシリコン
窒化膜６をマスクとして多結晶シリコン層５ｃの抵抗素
子形成予定領域に第１の不純物を注入する。これにより
、多結晶シリコン層５ｃの抵抗素子形成予定領域に所定
の抵抗素子を形成する。
層間絶縁膜４を選択的に除去して開口部を形成した後に
、全面に多結晶シリコン層を形成する。次に、この多結
晶シリコン層を選択的に除去して前記開口部を含む領域
に多結晶シリコン層５ｃをパターン形成する。この多結
晶シリコン層５ｃは、後工程において所定の不純物を添
加することにより、エミッタ電極及びこのエミッタ電極
に接続される抵抗素子となる。次に、全面にシリコン窒
化膜６及びフォトレジスト膜８ａを順次被着した後に、
フォトレジスト膜８ａを選択的にパターニングし、多結
晶シリコン層５ｃの抵抗素子形成予定領域上のシリコン
窒化膜６を選択的に除去する。次いで、多結晶シリコン
層５ｃのエミッタ電極形成予定領域を被覆するシリコン
窒化膜６をマスクとして多結晶シリコン層５ｃの抵抗素
子形成予定領域に第１の不純物を注入する。これにより
、多結晶シリコン層５ｃの抵抗素子形成予定領域に所定
の抵抗素子を形成する。
次に、第２図（ｂ）に示すように、耐酸化性を有するシ
リコン窒化膜６をマスクとして多結晶シリコン層５ｃを
熱酸化して多結晶シリコン層５ｃの抵抗素子領域上に熱
酸化膜７ａを形成する。
リコン窒化膜６をマスクとして多結晶シリコン層５ｃを
熱酸化して多結晶シリコン層５ｃの抵抗素子領域上に熱
酸化膜７ａを形成する。
次に、第２図（Ｃ）に示すように、シリコン窒化膜６を
除去して多結晶シリコン層５ｃのエミッタ電極形成予定
領域を露出させる。その後、熱酸化膜７ａをマスクとし
て多結晶シリコン層５ｃのエミッタ電極形成予定領域に
第２の不純物を添加する。これにより、多結晶シリコン
層５Ｃのエミッタ電極形成予定領域に所定のエミッタ電
極を形成する。また、このとき、多結晶ンリフン層５Ｃ
のエミッタ電極領域の直下のベース領域１０の表面には
前述の不純物が拡散してエミッタ領域１２が形成される
。
除去して多結晶シリコン層５ｃのエミッタ電極形成予定
領域を露出させる。その後、熱酸化膜７ａをマスクとし
て多結晶シリコン層５ｃのエミッタ電極形成予定領域に
第２の不純物を添加する。これにより、多結晶シリコン
層５Ｃのエミッタ電極形成予定領域に所定のエミッタ電
極を形成する。また、このとき、多結晶ンリフン層５Ｃ
のエミッタ電極領域の直下のベース領域１０の表面には
前述の不純物が拡散してエミッタ領域１２が形成される
。
本実施例においても、フォトリソグラフィ技術により形
成したシリコン窒化膜６をマスクとして多結晶シリコン
層５ｃの抵抗素子形成予定領域に第１の不純物を選択的
に添加し、この多結晶シリコン層５ｃの抵抗素子領域上
に形成した熱酸化膜７ｂをマスクとして多結晶シリコン
層５Ｃのエミッタ電極形成予定領域に第２の不純物を選
択的に添加することができる。従って、第１の実施例と
同様にして、フォトリングラフィ工程を削減することが
できると共に、マスクパターンを自己整合的に形成する
ことにより素子の位置すれによる不良が発生することを
容易に防止できる。
成したシリコン窒化膜６をマスクとして多結晶シリコン
層５ｃの抵抗素子形成予定領域に第１の不純物を選択的
に添加し、この多結晶シリコン層５ｃの抵抗素子領域上
に形成した熱酸化膜７ｂをマスクとして多結晶シリコン
層５Ｃのエミッタ電極形成予定領域に第２の不純物を選
択的に添加することができる。従って、第１の実施例と
同様にして、フォトリングラフィ工程を削減することが
できると共に、マスクパターンを自己整合的に形成する
ことにより素子の位置すれによる不良が発生することを
容易に防止できる。
［発明の効果コ
以上説明したように本発明によれば、耐酸化膜をマスク
として抵抗素子となる第２の多結晶シリコン層に第１の
不純物を選択的に添加し、前記第２の多結晶シリコン層
上に形成した酸化膜をマスクとしてエミッタ電極となる
第１の多結晶シリコン層に第２の不純物を選択的に添加
するから、フォトリングラフィ技術等を使用したマスク
パターンの形成工程を削減することができ、複雑な製造
工程を簡略化できる。また、マスクパターンとなる酸化
膜を第２の多結晶シリコン層上に自己整合的に形成する
ことができるので、素子の位置ずれによる不良が発生す
ることを容易に防止できるという効果も奏する。
として抵抗素子となる第２の多結晶シリコン層に第１の
不純物を選択的に添加し、前記第２の多結晶シリコン層
上に形成した酸化膜をマスクとしてエミッタ電極となる
第１の多結晶シリコン層に第２の不純物を選択的に添加
するから、フォトリングラフィ技術等を使用したマスク
パターンの形成工程を削減することができ、複雑な製造
工程を簡略化できる。また、マスクパターンとなる酸化
膜を第２の多結晶シリコン層上に自己整合的に形成する
ことができるので、素子の位置ずれによる不良が発生す
ることを容易に防止できるという効果も奏する。
第１図（ａ）乃至（ｄ）は本発明の第１の実施例に係る
半導体装置の製造方法を工程順に示す断面図、第２図（
ａ）乃至（Ｃ）は本発明の第２の実施例に係る半導体装
置の製造方法を工程順に示す断面図、第３図（ａ）乃至
（Ｃ）は従来の半導体装置の製造方法を工程順に示す断
面図である。 １；半導体基板、２；フィールド酸化膜、３；コレクタ
電極、４；層間絶縁膜、５ａ、５ｂ、５Ｃ；多結晶シリ
コン層、６；シリコン窒化膜、７ａ、７ｂ；熱酸化膜、
８ａ、８ｂ、８Ｃ；フォトレジスト膜、１０；ベース領
域、１１；コレクタ領域、１２；エミッタ領域
半導体装置の製造方法を工程順に示す断面図、第２図（
ａ）乃至（Ｃ）は本発明の第２の実施例に係る半導体装
置の製造方法を工程順に示す断面図、第３図（ａ）乃至
（Ｃ）は従来の半導体装置の製造方法を工程順に示す断
面図である。 １；半導体基板、２；フィールド酸化膜、３；コレクタ
電極、４；層間絶縁膜、５ａ、５ｂ、５Ｃ；多結晶シリ
コン層、６；シリコン窒化膜、７ａ、７ｂ；熱酸化膜、
８ａ、８ｂ、８Ｃ；フォトレジスト膜、１０；ベース領
域、１１；コレクタ領域、１２；エミッタ領域
Claims (2)
- （１）バイポーラトランジスタ及び抵抗素子を有する半
導体装置の製造方法において、半導体基板のエミッタ電
極形成予定領域及び抵抗素子形成予定領域に夫々第１及
び第２の多結晶シリコン層を選択的に形成する工程と、
全面に耐酸化膜を被着する工程と、前記耐酸化膜を選択
的に除去して前記第２の多結晶シリコン層を露出させる
工程と、前記耐酸化膜をマスクとして前記第２の多結晶
シリコン層に第１の不純物を選択的に添加する工程と、
前記耐酸化膜をマスクとして前記第２の多結晶シリコン
層を選択的に酸化して前記第２の多結晶シリコン層上に
酸化膜を形成する工程と、前記耐酸化膜を除去して前記
第１の多結晶シリコン層を露出させる工程と、前記酸化
膜をマスクとして前記第１の多結晶シリコン層に第２の
不純物を選択的に添加する工程とを有することを特徴と
する半導体装置の製造方法。 - （２）前記第１及び第２の多結晶シリコン層は相互に接
続して形成することを特徴とする請求項１に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104463A JP3013385B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104463A JP3013385B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043432A true JPH043432A (ja) | 1992-01-08 |
| JP3013385B2 JP3013385B2 (ja) | 2000-02-28 |
Family
ID=14381284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2104463A Expired - Lifetime JP3013385B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3013385B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122713A (ja) * | 1993-10-26 | 1995-05-12 | Nec Corp | 半導体装置 |
-
1990
- 1990-04-20 JP JP2104463A patent/JP3013385B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122713A (ja) * | 1993-10-26 | 1995-05-12 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3013385B2 (ja) | 2000-02-28 |
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