JPH03201443A - 半導体集積回路の製造方法 - Google Patents

半導体集積回路の製造方法

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JPH03201443A
JPH03201443A JP1340816A JP34081689A JPH03201443A JP H03201443 A JPH03201443 A JP H03201443A JP 1340816 A JP1340816 A JP 1340816A JP 34081689 A JP34081689 A JP 34081689A JP H03201443 A JPH03201443 A JP H03201443A
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conductivity type
region
emitter region
forming
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JP1340816A
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Kazuo Takeda
竹田 和男
Teruo Tabata
田端 輝夫
Nobuyuki Sekikawa
信之 関川
Yoshiaki Sano
佐野 芳明
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (イ)産業上の利用分野 本発明は半導体集積回路の製造方法に関し、特に工程を
簡略化し集積密度を大幅に向上させた半導体集積回路の
製造方法に関するものである。
(ロ)従来の技術 半導体集積回路は、高性能化、高機能化が進む中で、高
集積化が非常に重要なポイントとなっている。
例えばバイポーラトランジスタの構造や製造方法が1最
新LSIプロセス技術」工業調査会(1984年4月2
5日発行)等に詳しく述べられている。
このバイポーラトランジスタ(1)は第2図の如く、P
型の半導体基板(2)上にN型のエピタキシャル層(3
)が積層され、この半導体基板(2)とエピタキシャル
層(3)の間には、N+型の埋込層(4)が形成されて
いる。
またこの埋込層(4)の周囲には、前記エピタキシャル
層(3〉表面から前記半導体基板(2)に到達されたP
゛型の分離領域(5)がある。この分離領域(5)は、
エピタキシャル層表面より一気に拡散しても良いし、第
2図の如く、上下分離法によって拡散しても良い。
また前記分離領域(5)によって、前記エピタキシャル
層(3〉より成るアイランド(6)が形成され、このア
イランド(6)がN型のコレクタ領域と成る。またこの
アイランド(6)内に形成されたP型のベース領域(7
)と、このベース領域り7)内に形成されたN1型のエ
ミッタ領域(8)と、前記コレクタとなるエピタキシャ
ル層が露出している領域に形成されたコレクタコンタク
ト領域(9)とがあり、また前記エピタキシャル層(3
〉上に形成された5ift膜のコンタクト孔を介して形
成された夫々の電極がある。
次にこのバイポーラトランジスタ(1〉の製造方法につ
いて述べる。先ずP型の半導体基板(2)上に、Sin
、膜を形成し、このsio*膜に埋込層(4)の拡散孔
を形成し、この拡散孔を介してアンチモンを前記半導体
基板(2)に拡散する第1の工程がある。
ここで第2図の場合、前記分離領域(5)は、上下分離
によって達成されているので、拡散孔を介してボロンを
前記半導体基板(2)に拡散し、P3型の下側拡散層(
10〉も形成される。
次に前記半導体基板(2)表面にエピタキシャル層(3
)を積層し、このエピタキシャル層(3〉にSin。
膜を形成する。このSiOx膜は、ホトレジスト膜の塗
布、マスク合わせ、露光およびエツチング等によって、
分離領域(5)の上側拡散領域(11)の拡散孔が形成
され、この拡散孔を介してボロンが拡散されて前記分離
領域(5)が形成される第2の工程がある。
続いて、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエツチング等によって、前記Sin。
膜に前記ベース領域(7)の拡散孔を形成し、この拡散
孔を介してボロンを拡散し、ベース領域(7)を形成す
る第3の工程がある。
更に、再度ホトレジスト膜の塗布、マスク合わせ、露光
およびエツチング等によって、前記Sin。
膜にエミッタ領域(8)およびコレクタコンタクト領域
(9)の拡散孔を形成し、この拡散孔を介してヒ素を拡
散し、エミッタ領域(8)とコレクタコンタクト領域(
9〉を形成する第4の工程がある。
最後に、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエツチング等によって、前記SiOx膜に前記
エミッタ領域(8)、ベース領域(7)およびコレクタ
コンタクト領域(9)のコンタクト孔を形成し、例えば
A之蒸着して夫々の電極を形成する第5の工程がある。
(ハ)発明が解決しようとした課題 前述の第1乃至第5の工程によってバイポーラトランジ
スタ(1)が達成される。しかし第2の工程、第3の工
程および第4の工程の拡散孔の形成位置は、マスク合わ
せやエツチングにより設計値からのずれが生じる。
第2図で吐、上下分離領域(5)の上側拡散領域(11
)の拡散深さおよびベース領域〈7)の拡散深さを、夫
々4μmおよび1μmとしたと、横方向へ夫々同程度広
がる。
またマスク合わせやエツチングによって第2図の破線の
如く、左側にずれてベース領域(7)が形成される事が
ある。もちろん右および紙面に対して垂直方向にずれて
も同様な事がいえる。この事を考えて、実際は矢印で示
した幅(約2μm)の余裕を設け、各拡散領域との接触
を防止している。従って両側で4μmの余裕を、集積化
されるトランジスタの夫々に設定するため、集積度の向
上の障害となっていた。
しかもベース、エミッタ領域は、夫々、マスク合わせ、
エツチングおよび拡散の工程を有しているので、工程数
が長く歩留りの低下を招いていた。
以上の説明は縦型のNPNトランジスタについて述べた
が、このトランジスタと同様な問題が、−緒に集積化さ
れる縦型のPNP )ランジスタにも発生する。
つまり本発明の断面図である第1図Nを使って説明する
と、前記PNPhランジスタを囲む上下分離領域(31
〉の上側拡散領域(32)を形成した後、このPNPI
−ランジスタ(26)を構成するエミッタ領域(52)
やコレクタ取り出し領域(50〉の拡散孔を形成する。
この時も前述と同様にマスク合わせやエツチング工程等
を経て形成するので、この拡散孔や拡散領域の形成位置
が設計値からずれてしまう。
本願は以上述べた如く、縦型のPNP トランジスタ(
26)において発生する形成位置のずれを防止し、また
このPNP )−ランジスタ(26)と縦型のNPN型
のトランジスタ(21)が−緒に集積化されたものにお
いて発生する形成位置のずれを防止するものである。
(ニ)課題を解決するための手段 本発明は前述の課題に鑑みてなされ、少なくとも一導電
型のエミッタ領域(52)を備えた縦型のトランジスタ
(26)を有する半導体集積回路の製造方法であって、 逆導電型の埋込層(29〉、この埋込層(29)上に設
けられた一導電型の埋込層(30)およびベース領域と
なる逆導電型のウェル領域(51)とを有する半導体層
(28)上に絶縁膜(61〉を形成する工程と、前記逆
導電型の埋込層(29)を囲む予定の一導電型の分離領
域(31)および前記逆導電型のウェル領域(51)周
辺に位置する予定の一導電型のコレクタ取り出し領域(
50)に対応する前記絶縁膜(61〉に不純物の導入孔
(62)を形成する工程と、前記導入孔(62)を介し
て前記予定のコレクタ取り出し領域(50)および前記
分離領域(31〉へ不純物を導入する工程とで解決する
ものである。
また少なくとも一導電型のエミッタ領域(52)を有し
た縦型のトランジスタ(坐)と、逆導電型のエミッタ領
域(39〉を有した縦型のトランジスタ(21)とを有
した半導体集積回路の製造方法であって、前記予定の一
導電型のエミッタ領域(52)を有した縦型のトランジ
スタおよび前記予定の逆導電型のエミッタ領域(39)
を有した縦型のトランジスタ(21〉領域に設けられる
逆導電型の埋込層(29)、前記予定の一導電型のエミ
ッタ領域(52)を有した縦型のトランジスタ(26)
に対応する埋込層(29)上に設けられる一導電型の埋
込層(30)およびベース領域となる逆導電型のウェル
領域(51)とを有する半導体層(28)上に絶縁膜(
61〉を形成する工程と、前記埋込層を囲む予定の一導
電型の分離領域(31)、前記予定の一導電型のエミッ
タ領域(52)を有した縦型のトランジスタ(26)の
前記ウェル領域(51)内に形成予定の一導電型のエミ
ッタ領域(52)、前記予定の一導電型のエミッタ領域
(52)を有した縦型のトランジスタ(26)の前記ウ
ェル領域周辺に形成予定の一導電型のコレクタ取り出し
領域(50)および前記予定の逆導電型のエミッタ領域
(39〉を有した縦型のトランジスタ(21)のベース
領域(38〉に対応する前記絶縁膜(61)に不純物の
導入孔(62)を形成する工程と、 前記導入孔(62)を介してイオン注入し、前記分離領
域(31〉、前記一導電型のエミッタ領域(52)を有
した縦型のトランジスタ(26)のエミッタ領域(52
)、前記一導電型のエミッタ領域(5z)を有した縦型
のトランジスタ(26)のコレクタ取り出し領域(50
〉および前記逆導電型のエミッタ領域(39)を有した
縦型のトランジスタ(21)のベース領域(38)を拡
散する工程とを備えることで解決するものである。
(ホ)作用 前記縦型のPNPトランジスタ(26)に於いては、分
離領域(31)、コレクタ取り出し領域(50〉および
エミッタ領域(52)に対応する絶縁膜(61)に、不
純物の導入孔(62)を−度に開孔するので、夫々の拡
散領域の形成位置が決定でき、従来設けていた形成位置
のずれを無くすことができる。従ってずれの対策のため
に設けた余裕を省略できる。
一方、縦型のNPN)−ランジスタ(蘇)と縦型のPN
P l−ランジスタ(26)が集積化される場合に於い
ては、前記NPN トランジスタ領域に形成される分離
領域(31)およびベース領域(38)に対応する絶縁
膜(61)に、前記PNPトランジスタ領域に形成され
る分離領域(31)、エミッタ領域(52)およびコレ
クタ取り出し領域(50)に対応する絶縁膜(61)に
不純物の導入孔(62)を−度に開孔するので、夫々の
拡散領域の形成位置が決定でき、従来設けていた形成位
置のずれを無くすことができる。
従って前述と同様に余裕を省略できる。
(へ〉実施例 以下に本発明の実施例である半導体集積回路の製造方法
について説明して行き、ここでは縦型のNPN型の第1
のトランジスタ(21〉、ラテラル型のPNP型の第2
のトランジスタ(22)と縦型のNPN型の第3のトラ
ンジスタ(23〉で構成される12L(24)、ラテラ
ル型のPNP型の第4のトランジスタ(25)および縦
型のPNP型の第5のトランジスタ(26)が集積化さ
れたものについて説明して行く。
先ず全体の構成を第1図Nを使って説明する。
図の如く、P型のシリコン基板(27)があり、この基
板(27)上にはN型の半導体層(28) (以下エピ
タキシャル層として説明して行く。)がある。このエピ
タキシャル層(28〉と前記基板(27)との間には、
第1のトランジスタ(麩)、I”L(ハ)、第4のトラ
ンジスタ(25)および第5のトランジスタ(26)の
領域に対応して夫々N”型の埋込層(29〉が形成され
ている。また第5のトランジスタ(亜)に対応する前記
N1型の埋込層り29)上には、更にP+型の埋込層(
30)が形成されている。
この埋込層(29)を囲み前記エピタキシャル層(28
)を貫通したP+型の上下分離領域(31)がある。
この上下分離領域(31)は上側拡散領域(32)と下
側拡散領域(33〉とで構成され、この上側拡散領域(
32)は前記エピタキシャル層(28〉表面より下方向
拡散され、前記下側拡散領域(33〉は前記基板(27
)表面より上方向拡散されて達成されている。またここ
では本集積回路の高集積化を達成するために、前記下側
拡散領域(33)は実質的に前記エピタキシャル層(2
8〉表面近傍まで上方向拡散されている。
従って前記上下分離領域(31〉によって、図の左側よ
り第1乃至第4のアイランド(34) 、 (35) 
、 (36) 、 (37)が形成される。
第1のアイランド(34)には、前記エピタキシャル層
(28)をコレクタとし、P型のベース領域(38)、
N+型のエミッタ領域〈39〉および前記ベース領域(
38)内に設けられたP+型のベースコンタクト領域(
40)より成る第1のトランジスタ(縦型のNPN型の
トランジスタ)(21)がある。
第2のアイランド(35)には、ラテラル型のPNP型
の第2のトランジスタ(22)と縦型のNPN型の第3
のトランジスタ(23〉によりI”L(24)が少なく
とも1つ組込まれている。前記第2のトランジスタ(2
2)は、前記N型のエピタキシャル層(28〉をベース
とし、P+型のエミッタ領域(41)とP+型のコレク
タ領域(第3のトランジスタ〈23)のベースコンタク
ト領域) (42)とにより成り、前記エミッタ領域〈
41)はI”L(24)のインジェクタ領域となる。一
方第3のトランジスタ(23)は、P+型のウェル領域
(43)をベース領域とし、前記エピタキシへ・ル層〈
28)をエミッタ領域としている。またN+型の拡散領
域(44)をコレクタC8、コレクタC8としている。
更に前記P+型のベース領域は、ウェル領域(43〉内
の2ケ所を除いて全面に拡散されている。これは前記コ
レクタ領域(44)を2つ作ったためであり、目的によ
ってこの数は変動することができる。また前記P+型の
インジェクタ領域(41)の反対側には、N+型のエミ
ッタ取り出し領域(45)およびN+型のエミッタコン
タクト領域(46)がある。
第3のアイランド(36)には、ラテラル型のPNP型
の第4のトランジスタ(25)が組込まれており、前記
エピタキシャル層(28〉をベースとし、このエピタキ
シャル層(28)表面には、P3型のエミッタ領域(4
7)とこのエミッタ領域(47)の周囲にP+型のコレ
クタ領域(48〉がある。更にはN+型の拡散領域(4
9〉があり、ベースコンタクト領域として働く。
第4のアイランド(37)には、縦型のPNP型の第5
のトランジスタ(26)が組込まれている。前述した如
く、このアイランド(37)には、下からN+型の埋込
層(29〉およびPゝ型の埋込層(30〉が設けられて
おり、このP1型の埋込層(30)がコレクタ領域とな
る。またこのコレクタ領域を取り出すために、前記エピ
タキシャル層(28〉表面から前記P1型の埋込層(3
0)へ到達するP+型のコレクタ取り出し領域(50)
が設けられている。またこのコレクタ取り出し領域(5
0〉で囲まれた領域には、N+型のウェル領域(51)
が重畳されて拡散されており、このベースとなるウェル
領域(51)内に、P+型のエミッタ領域(52)とN
+型のベースコンタクト領域(53)が形成されている
。尚、ここではN+型のウェル領域(51)が重畳され
ているが、単にN型のエピタキシャル層(28)であっ
ても良い。
更に前記エピタキシャル層(28〉表面には、シリコン
酸化膜等より成る絶縁膜〈54)が形成され、コンタク
ト孔を介して電極が形成されている。
図の左側より、順に説明すると、第1のアイランド(3
4)にはコレクタ孔、ベース孔およびエミッタ孔が形成
され、コレクタ電極、ベース電極およびエミッタ電極が
この孔を介して形成されている。第2のアイランド(3
5)には、インジェクタ孔、ベース孔、コレクタ孔およ
びエミッタ孔が形成され、インジェクタ電極、ベース電
極、コレクタ電極およびエミッタ電極が形成されている
。第3のアイランド(36)には、エミッタ孔、コレク
タ孔およびベース孔が形成され、エミッタ電極、コレク
タ電極およびベース電極が形成されている。
第4のアイランド(37)には、コレクタ孔、エミッタ
孔およびベース孔が形成され、コレクタ電極、エミッタ
電極およびベース電極が形成されている。
以上本構成は、−層の電極により達成されているが、回
路によっては2層以上の電極により構成されても良い。
またダイオードや抵抗等も組込まれるが、ここでは省略
をする。
次に本発明である製造方法について説明をする。
先ず第1図Aの如く、不純物濃度がL Olsatom
/ClT13程度のP型シリコン半導体基板(27)の
表面に熱酸化膜を形成した後、N+型の埋込層(29)
の形成予定領域を蝕刻した後、この開口部を介してN型
の不純物であるアンチモンやヒ素をドープする。
続いて第1図Bの如く、P+型の上下分離領域(31)
の下側拡散領域(33)および第5のトランジスタ(2
6)のP1型の埋込層(30)の形成予定領域上の熱酸
化膜を開口し、この開口部を介してP型の不純物である
ボロンをドープする。
ここではイオン注入によって達成しても良い。
つまり前工程で生じた熱酸化膜を除去し、再度約500
人の熱酸化膜を形成し、ポジ型のマスクとなるレジスト
を塗布、バターニングし、ボロンをイオン注入する。そ
の後レジストを除去し、熱処理を加えて拡散する。
次に第1図Cの如く、前記半導体基板(27)上の熱酸
化膜を全て除去してから前記半導体基板(27)上に周
知の気相成長法によって比抵抗0.1〜5Ω・印のN型
のエピタキシャル層(28)を2〜8μmの厚さで形成
する。この時は、先にドープした不純物は若干上下に拡
散されている。
次に第1図りの如く、酸素雰囲気中で熱処理をし、前記
エピタキシャル層(28)表面に約500Aの熱酸化膜
(60)を形成する。続いてネガ型のレジスト膜を全面
に塗布し、バターニングし、第5のトランジスタ(26
)のN1型のウェル領域(51)に対応スるエピタキシ
ャル層(28)表面にリンイオンを注入する。
本実施例ではN+型のウェル領域(51〉を構成して説
明して行くが、基本的にはこのウェル領域(51)が無
くても動作する。この時番士熱酸化膜(60)を形成し
た後、第1図Eの工程へ移る。
次に第1図Eの如く、前記レジスト膜を除去した後、再
度ネガ型のレジスト膜を全面に塗布し、バターニングし
、前記第2のアイランド(35)内に形成予定のP+型
のウェル領域<43)に対応するエピタキシャル層(2
8〉表面にボロンイオンを注入する。
次に、第1図Fの如く、温度約1000″C1数時間の
熱酸化によって、前記エピタキシャル層(28)表面に
、熱酸化膜を形成した後、この半導体基板全体を再度熱
処理して、先にドープした不純物を再拡散する。
従って前記下側拡散領域(33)は、前記エピタキシャ
ル層(28〉の約半分以上(実質的にエピタキシャル層
(28)の表面近傍)まで上方拡散される。
また本工程によってエピタキシャル層(28〉表面の熱
酸化膜(61)は数千人の厚さまで成長をし、この熱酸
化膜(61〉は、後述のマスクと同様な働きを示す。た
だし、前記熱酸化膜を全て除去し、例えばシリコン窒化
膜等を拡散マスクとしても良いし、CVD法でシリコン
酸化膜を形成しても良い。
またエピタキシャル層厚を従来にくらべ約半分以下にす
ると、その分前記下側拡散領域(33)もシ勺ロー化さ
れる。従って横方向の広がりを減少できる。
続いて、第1図Fの如く、前記第2のアイランド(35
)内の第3のトランジスタ(23〉のエミッタ取り出し
領域(45)に対応する前記絶縁膜(61〉をエツチン
グし、全面に拡散ンースとなるPoC1,を塗布する。
その後熱処理をして、リンをエピタキシャル層(28)
内に拡散させる。その後PoC15を除去し、再度所定
の深さになるように熱処理をする。
続いて、第1図Gの如く、予定の上下分離領域(31)
の上側拡散領域(32)、予定の第1のトランジスタ(
21)のベース領域(38)、予定のI”L(24)で
は、第2のトランジスタ(22)のエミッタ領域となる
インジェクタ領域(41)、第3のトランジスタく23
)のベースコンタクト領域(42)、予定の第4のトラ
ンジスタ(25)のエミッタ領域(47)およびコレク
タ領域(48〉、予定の第5のトランジスタ(26)の
エミッタ領域(52)およびフレフタ取り出し領域(5
0)と対応する前記シリコン酸化膜(61)に不純物の
導入孔〈62)を形成する。
ここではポジ型レジスト膜をマスクとし、ドライエツチ
ングによって形成する。この後、エピタキシャル層(2
8)の露出している領域をダミー酸化して、ダミー酸化
膜を形成する。このダミー酸化膜は、後のイオン注入工
程によるエピタキシャル層(28〉のダメージを減少し
、またイオンをランダムに分散して均一に注入するため
に用いる。
続いて第1図Hの如く、前記予定の第1のトランジスタ
(21)のベース領域(38〉、前記予定の12L(2
4)の第2のトランジスタ(22)のエミッタ領域(4
1)および第3のトランジスタ(23)のベースコンタ
クト領域(42)、前記予定の第4のトランジスタ(2
5)のエミッタ領域(47)およびコレクタ領域(48
)、前記予定の第5のトランジスタ(26)のエミッタ
領域(52)に対応する前記導入孔(62)にマスク(
63)を設け、不純物であるボロンをイオン注入する。
従って前記予定の上側拡散領域(32)と第5のトラン
ジスタ(26)の予定のコレクタ取り出し領域(50)
にボロンが注入される。
ここでは注入イオンのブロックが可能なレジスト膜、い
わゆるマスク(63)を全面に被覆した後、前記上側拡
散領域(32)に対応するマスク(63)を除去し、P
型の不純物であるボロンを所定条件で注入する。
本工程では、図の如くマスク(63〉の開口部をシリコ
ン酸化膜(61〉の導入孔(62)より大きく形成して
も、このシリコン酸化膜(61)がマスクとして働くの
で前記導入孔(62)と前記予定の上側拡散領域(32
)の形成位置が一致することを示している。
続いて第1図工の如く、前記マスクとして働くレジスト
(63)を除去し、所定の条件で熱処理を行う。
従って前記上側拡散領域(32)は前記下側拡散領域(
33〉へ到達する。前述の如く、前記下側拡散領域(3
3〉は前記エピタキシャル層(28〉表面の近傍まで上
方向へ拡散されるので、前記上側拡散領域(32)の拡
散は浅くすむ。そのため上側拡散領域(32)の横方向
拡散を防止できる。またコレクタ取り出し領域(50)
はP”型の埋込層(30)へ到達する。
続いて第1図Jの如く、前記全ての導入孔(62)に不
純物をイオン注入する。
ここでは導入孔(62)にマスクが形成されないので、
第1のトランジスタ(21)のベース領域(38〉、第
2のトランジスタ(22)のエミッタ領域(41)、第
3のトランジスタ(η〉のベースコンタクト領域(42
)、第4のトランジスタ(25)のエミッタ領域(47
)およびコレクタ領域(48〉、第5のトランジスタ(
26)のエミッタ領域(52)にボロンがイオン注入さ
れ、前記上側拡散領域(32)と前記第5のトランジス
タ(26)のコレクタ取り出し領域(50)は再度イオ
ン注入される。
続いて、第1図にの如く、予定の第1のトランジスタ(
21〉のベース領域(38〉内に形成予定のベースコン
タクト領域(40)が少なくとも開孔される様に、マス
クとなるレジスト膜(64)を形成する。モしてボロン
をイオン注入している。
ここではベースコンタクト領域(40〉を除いたベース
領域(38)に少なくともレジスト膜(64)を覆い、
また図で示されている導入孔(62)は全て開孔されて
いる。しかし夫々の不純物濃度を考慮して導入孔(62
)の一部をレジスト膜で覆っても良い。
本発明の特徴とした所は、第1図G乃至第1図にで説明
した工程にある。
第1図Gの如く、第1のトランジスタ(21)のベース
領域(38)、第2のトランジスタ(22)のエミッタ
領域(41)、第3のトランジスタ(23〉のベースコ
ンタクト領域(42)、第4のトランジスタ(25)の
エミッタ領域(47)およびコレクタ領域(48)、第
5のトランジスタ(26)のエミッタ領域〈52)およ
びコレゲタ取り出し領域(50〉、全ての上側拡散領域
(32)に対応する導入孔(62)を−度に形成し、こ
の導入孔(62)によって形成位置を決めているので、
従来設けていた設計値からのずれによる余裕を省略する
ことができる。
特に、第1のトランジスタ(21)では上側拡散領域(
32)とベース領域(38)、第2のトランジスタ(2
2)では上側拡散領域(32)とエミッタ領域(41)
、第4のトランジスタ(25)では上側拡散領域(32
)とコレクタ領域〈48)、第5のトランジスタ<26
)ではコレクタ取り出し領域(50)とエミッタ領域(
52)の間の余裕が不要となり、平面的に縦、横の方向
で余裕を除けるので、夫々のセルサイズは小さくなり、
結局チップサイズを小さくできる。またセルサイズを小
さくできるので、大幅に集積度を向上させることができ
る。
一方、第5のトランジスタ(26)である縦型のPNP
型のトランジスタでは、左右のコレクタ取り出し領域<
50〉間の距離を短くできるので、コレクタ抵抗を小さ
くでき、vceの飽和電圧を小さくできる。
第1図Jの工程では、マスクを形成せずに拡散していた
が、本願は分離領域(31)等上の導入孔にマスクを設
けても良い。
第1図Mで説明した様に、マスクの開口部を、前記導入
孔(62)よりやや大きくするだけで、精度良く拡散領
域(38)を決定できる。またここではマスクによって
余剰な不純物が分離領域(31)へ注入されるのを防止
できる。
続いて第1図りの如く、前記ホトレジスト膜(64)を
除去し、前記エピタキシャル層(28)上のシリコン酸
化膜(61)全てをエツチングする。その後、全面にノ
ンドープのシリコン酸化膜、リンドープのシリコン酸化
膜を夫々数千人積層し、全体の膜厚に差が生じないよう
にしている。これは、第1図にで示したシリコン酸化膜
(61〉であると、予定の第1のトランジスタ(21)
のエミッタ領域(39〉上のシリコン酸化膜(61)は
、コレクタ領域上のシリコン酸化膜より薄いため、コレ
クタコンタクト領域の導入孔が完全に開くまでには、エ
ミッタ領域(39〉となるエピタキシャル層がエツチン
グされまたは対応するシリコン酸化膜(61)のサイド
エツチングがされてしまうからである。そのために、前
述の如く、膜厚差を無くしてエミッタ領域(39)に対
応するエピタキシャル層のエツチングまたはエピタキシ
ャル層上のシリコン酸化膜のサイドエツチング量を減少
している。
更に第1図Mの如く、ホトレジスト膜を形成し、異方性
エツチングによってシリコンM化膜(66)にコンタク
ト孔を形成する。
具体的には、第1のトランジスタ(21)のエミッタ孔
り67)、ベース孔(68〉およびコレクタ孔(69)
、第2のトランジスタ(22)のエミッタ孔(70〉、
第3のトランジスタ〈23)のエミッタ孔(71)、ベ
ース孔(72)およびコレクタ孔(73)、第4のトラ
ンジスタ(25)のエミッタ孔(74)、ベース孔(7
5)およびコレクタ孔(76)、第5のトランジスタ(
26)のエミッタ孔(77)、ベース孔(78)および
コレクタ孔(79)を形成している。
そして前記ホトレジスト膜を除去した後、再度前記第1
のトランジスタ(21〉のベース孔(6B)、第2のト
ランジスタ(22)のエミッタ孔(70〉、第3のトラ
ンジスタ(23)のベース孔(72)、第4のトランジ
スタ(25)のエミッタ孔(74)およびコレクタ孔(
76)、第5のトランジスタ(26)のエミッタ孔(7
7)およびコレクタ孔(79)にレジスト膜(80)を
覆う。その後このレジスト膜(80)をマスクとして、
ヒ素をイオン注入し、第1のトランジスタ(21)では
エミッタ領域(39)を、第3のトランジスタ(23〉
ではエミッタコンタクト領域(46)およびコレクタ領
域(44)を、第4のトランジスタ(25)ではベース
領域(49)を、第5のトランジスタ(26)ではベー
スコンタクト領域(53)を−度に形成する。ここでは
ヒ素をイオン注入するためN+型の拡散領域が形成され
る。
最後に前記レジスト膜(80〉を除去し、熱処理をして
前記N”型の拡散領域を下方拡散した後、ライトエツチ
ングして前記孔の表面に生じたシリコン酸化膜を除去し
、第1図Nの如く、第1乃至第5のトランジスタの電極
をアルミニウムの蒸着によって形成している。
(ト)発明の効果 以上の説明からも明らかな如く、縦型のPNPトランジ
スタに於いては、予めP+型の分離領域およびコレクタ
取り出し領域に対応する絶縁膜に、不純物の導入孔を一
度に形成するので、前記分離領域とコレクタ取り出し領
域間の余裕を省略できる。
また予めP2型の分離領域エミッタ領域およびコレクタ
取り出し領域に対応する絶縁膜に、不純物の導入孔を一
度に形成するので、前記分離領域とコレクタ取り出し領
域間に加え前記エミッタ領域とコレクタ取り出し領域間
の余裕を省略できる。そのため、このコレクタ取り出し
領域と連続しているP+型の埋込層の長さを短くでき、
コレクク抵抗を小さくできる。従ってVC,(sat)
を小さくすることができる。
次に縦型のPNP )−ランジスタと縦型のNPNトラ
ンジスタが集積化される場合、前述の導入孔と同時に、
縦型のNPNトランジスタ領域のP+型の分離領域およ
びベース領域に対応する絶縁膜に不純物の導入孔を形成
するので、前記分離領域とベース領域との間に設けられ
た余裕を省略できる。
従って半導体集積回路に占める夫々のトランジスタの占
有率を小さくでき、高密度化を達成できる。
【図面の簡単な説明】
第1図A乃至第1図Nは、本発明の半導体集積回路の製
造方法を示す断面図、 導体集積回路の断面図である。 第2図は従来の半

Claims (9)

    【特許請求の範囲】
  1. (1)少なくとも一導電型のエミッタ領域を備えた縦型
    のトランジスタを有する半導体集積回路の製造方法であ
    って、 逆導電型の埋込層およびこの埋込層上に設けられた一導
    電型の埋込層とを有する半導体層上に絶縁膜を形成する
    工程と、 前記逆導電型の埋込層を囲む予定の一導電型の分離領域
    および予定の一導電型のコレクタ取り出し領域に対応す
    る前記絶縁膜に不純物の導入孔を形成する工程と、 前記導入孔を介して前記予定のコレクタ取り出し領域お
    よび前記分離領域へ不純物を導入する工程とを備えるこ
    とを特徴とした半導体集積回路の製造方法。
  2. (2)少なくとも一導電型のエミッタ領域を備えた縦型
    のトランジスタを有する半導体集積回路の製造方法であ
    って、 前記トランジスタに対応する一導電型の半導体基板に逆
    導電型の埋込層を形成する工程と、前記埋込層をかこむ
    予定の一導電型の上下分離領域の下側拡散領域および前
    記埋込層上に設けられる一導電型の埋込層とを形成する
    工程と、前記半導体基板上に逆導電型の半導体層を形成
    する工程と、 前記半導体層上に絶縁膜を形成する工程と、前記逆導電
    型の埋込層を囲む予定の一導電型の上側拡散領域および
    予定の一導電型のコレクタ取り出し領域に対応する前記
    絶縁膜に不純物の導入孔を形成する工程と、 前記導入孔を介して前記予定のコレクタ取り出し領域お
    よび前記上側拡散領域へ不純物を導入する工程とを備え
    ることを特徴とした半導体集積回路の製造方法。
  3. (3)前記半導体層上の絶縁膜を形成すると同時に前記
    予定の上下分離領域の下側拡散領域を前記半導体層の表
    面近傍まで上方向拡散することを特徴とした請求項第2
    項記載の半導体集積回路の製造方法。
  4. (4)少なくとも一導電型のエミッタ領域を備えた縦型
    のトランジスタを有する半導体集積回路の製造方法であ
    って、 逆導電型の埋込層およびこの埋込層上に設けられた一導
    電型の埋込層とを有する半導体層上に絶縁膜を形成する
    工程と、 前記逆導電型の埋込層を囲む予定の一導電型の分離領域
    、前記予定のエミッタ領域および予定の一導電型のコレ
    クタ取り出し領域に対応する前記絶縁膜に不純物の導入
    孔を形成する工程と、前記導入孔を介して前記予定のエ
    ミッタ領域、前記予定のコレクタ取り出し領域および前
    記分離領域へ不純物を導入する工程とを備えることを特
    徴とした半導体集積回路の製造方法。
  5. (5)少なくとも一導電型のエミッタ領域を備えた縦型
    のトランジスタを有する半導体集積回路の製造方法であ
    って、 前記トランジスタに対応する一導電型の半導体基板に逆
    導電型の埋込層を形成する工程と、前記埋込層上に一導
    電型の埋込層を形成し、前記埋込層をかこむ予定の一導
    電型の上下分離領域の下側拡散領域を形成する工程と、 前記半導体基板上に逆導電型の半導体層を形成する工程
    と、 前記半導体層上に絶縁膜を形成する工程と、前記逆導電
    型の埋込層を囲む予定の一導電型の上下分離領域の上側
    拡散領域、前記予定のエミッタ領域および予定の一導電
    型のコレクタ取り出し領域に対応する前記絶縁膜に不純
    物の導入孔を形成する工程と、 前記導入孔を介して前記予定のエミッタ領域、前記予定
    のコレクタ取り出し領域および前記分離領域へ不純物を
    導入する工程とを備えることを特徴とした半導体集積回
    路の製造方法。
  6. (6)前記半導体層上の絶縁膜を形成すると同時に前記
    予定の上下分離領域の下側拡散領域を前記半導体層の表
    面近傍まで上方向拡散することを特徴とした請求項第5
    項記載の半導体集積回路の製造方法。
  7. (7)少なくとも一導電型のエミッタ領域を有した縦型
    のトランジスタと、逆導電型のエミッタ領域を有した縦
    型のトランジスタとを有した半導体集積回路の製造方法
    であって、 前記予定の一導電型のエミッタ領域を有した縦型のトラ
    ンジスタおよび前記予定の逆導電型のエミッタ領域を有
    した縦型のトランジスタに設けられた逆導電型の埋込層
    および前記予定の一導電型のエミッタ領域を有した縦型
    のトランジスタに対応する前記埋込層上に設けられる一
    導電型の埋込層を有する半導体層上に絶縁膜を形成する
    工程と、 前記埋込層を囲む予定の一導電型の分離領域、前記予定
    の一導電型のエミッタ領域を有した縦型のトランジスタ
    に形成予定の一導電型のエミッタ領域、前記予定の一導
    電型のエミッタ領域を有した縦型のトランジスタに形成
    予定の一導電型のコレクタ取り出し領域および前記予定
    の逆導電型のエミッタ領域を有した縦型のトランジスタ
    のベース領域に対応する前記絶縁膜に不純物の導入孔を
    形成する工程と、 前記導入孔を介してイオン注入し、前記分離領域、前記
    一導電型のエミッタ領域を有した縦型のトランジスタの
    エミッタ領域、前記一導電型のエミッタ領域を有した縦
    型のトランジスタのコレクタ取り出し領域および前記逆
    導電型のエミッタ領域を有した縦型のトランジスタのベ
    ース領域を拡散する工程とを備えたことを特徴とした半
    導体集積回路の製造方法。
  8. (8)少なくとも一導電型のエミッタ領域を有した縦型
    のトランジスタと、逆導電型のエミッタ領域を有した縦
    型のトランジスタとを有した半導体集積回路の製造方法
    であって、 前記一導電型のエミッタ領域を有した縦型のトランジス
    タおよび前記逆導電型のエミッタ領域を有した縦型のト
    ランジスタに対応する一導電型の半導体基板に逆導電型
    の埋込層を形成する工程と、 前記予定の一導電型のエミッタ領域を有した縦型のトラ
    ンジスタの逆導電型の埋込層上に一導電型の埋込層を形
    成し、前記埋込層を囲む予定の一導電型の上下分離領域
    の下側拡散領域を形成する工程と、 前記半導体基板上に逆導電型の半導体層を形成する工程
    と、 前記半導体層上に絶縁膜を形成する工程と、前記逆導電
    型の埋込層を囲む予定の一導電型の上下分離領域の上側
    拡散領域、前記予定の一導電型のエミッタ領域を有した
    縦型のトランジスタに形成予定の一導電型のエミッタ領
    域、前記予定の一導電型のエミッタ領域を有した縦型の
    トランジスタに形成予定の一導電型のコレクタ取り出し
    領域および前記予定の逆導電型のエミッタ領域を有した
    縦型のトランジスタのベース領域に対応する前記絶縁膜
    に不純物の導入孔を形成する工程と、前記予定の一導電
    型のエミッタ領域を有した縦型のトランジスタの予定の
    エミッタ領域および前記予定の逆導電型のエミッタ領域
    を有した縦型のトランジスタの予定のベース領域に対応
    する導入孔にマスクを設け、不純物を前記予定の分離領
    域および前記予定のコレクタ取り出し領域にイオン注入
    する工程と、 前記マスクを除去した後、前記全ての導入孔へイオン注
    入して前記分離領域、前記一導電型のエミッタ領域を有
    した縦型のトランジスタのエミッタ領域、前記一導電型
    のエミッタ領域を有した縦型のトランジスタのコレクタ
    取り出し領域および前記逆導電型のエミッタ領域を有し
    た縦型のトランジスタのベース領域を拡散する工程とを
    備えたことを特徴とした半導体集積回路の製造方法。
  9. (9)前記半導体層上の絶縁膜を形成すると同時に前記
    予定の上下分離領域の下側拡散領域を前記半導体層の表
    面近傍まで上方向拡散することを特徴とした請求項第8
    項記載の半導体集積回路の製造方法。
JP1340816A 1989-12-28 1989-12-28 半導体集積回路の製造方法 Pending JPH03201443A (ja)

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