JPH02305464A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH02305464A JPH02305464A JP1127319A JP12731989A JPH02305464A JP H02305464 A JPH02305464 A JP H02305464A JP 1127319 A JP1127319 A JP 1127319A JP 12731989 A JP12731989 A JP 12731989A JP H02305464 A JPH02305464 A JP H02305464A
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- 239000004065 semiconductor Substances 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 21
- 238000001312 dry etching Methods 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims description 41
- 239000012535 impurity Substances 0.000 claims description 30
- 238000002955 isolation Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 abstract description 21
- 230000015572 biosynthetic process Effects 0.000 abstract description 11
- 230000010354 integration Effects 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 74
- 239000000758 substrate Substances 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 238000000926 separation method Methods 0.000 description 12
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910020489 SiO3 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/8222—Bipolar technology
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体集積回路の製造方法に関し、特に集積密
度を大幅に向上させた半導体集積回路の製造方法に関す
るものである。
度を大幅に向上させた半導体集積回路の製造方法に関す
るものである。
（ロ）従来の技術
半導体集積回路は、高性能化、高機能化が進む中で、高
集積化が非常に重要なポイントとなっている。
集積化が非常に重要なポイントとなっている。
例えばバイポーラトランジスタの構造や製造方法が１最
新ＬＳＩプロセス技術」工業調査会（１９８４年４月２
５日発行）等に詳しく述べられている。
新ＬＳＩプロセス技術」工業調査会（１９８４年４月２
５日発行）等に詳しく述べられている。
このバイポーラトランジスタ（１）は第２１１１の如く
、Ｐ型の半導体基板（２〉上にＮ型のエピタキシャル層
（３）が積層され、この半導体基板（２）とエピタキシ
ャル層（３）の間には、Ｎ“型の埋込み層（４）が形成
されている。
、Ｐ型の半導体基板（２〉上にＮ型のエピタキシャル層
（３）が積層され、この半導体基板（２）とエピタキシ
ャル層（３）の間には、Ｎ“型の埋込み層（４）が形成
されている。
またこの埋込み層（４）の周囲には、前記エピタキシャ
ル層（３）表面から前記半導体基板（２）に到達された
Ｐ′型の分離領域（りがある、この分離領域東）は、エ
ピタキシャル層表面より一気に拡散しても良いし、第２
図の如く、上下分離法によって拡散しても良い。
ル層（３）表面から前記半導体基板（２）に到達された
Ｐ′型の分離領域（りがある、この分離領域東）は、エ
ピタキシャル層表面より一気に拡散しても良いし、第２
図の如く、上下分離法によって拡散しても良い。
また前記分離領域（臣）によって、前記エピタキシャル
層（３）より成るアイランド（６）が形成され、このア
イランド（６）がＮ型のコレクタ領域と成る。またこの
アイランド（６）内に形成されたＰ型のベース領域（７
）と、このベース領域（７）内に形成されたＮ＋型のエ
ミッタ領域（８〉と、前記フレフタとなるエピタキシャ
ル層が露出している領域に形成されたコレクタコンタク
ト領域（９）とがあり、また前記エピタキシャル層（３
）上に形成された５ｉｎｓ膜のコンタクト孔を介して形
成された夫々の１極がある。
層（３）より成るアイランド（６）が形成され、このア
イランド（６）がＮ型のコレクタ領域と成る。またこの
アイランド（６）内に形成されたＰ型のベース領域（７
）と、このベース領域（７）内に形成されたＮ＋型のエ
ミッタ領域（８〉と、前記フレフタとなるエピタキシャ
ル層が露出している領域に形成されたコレクタコンタク
ト領域（９）とがあり、また前記エピタキシャル層（３
）上に形成された５ｉｎｓ膜のコンタクト孔を介して形
成された夫々の１極がある。
次にこのバイポーラトランジスタ（１）の製造方法につ
いて述べる。先ずＰ型の半導体基板（２）上に、Ｓｉｎ
、膜を形成し、このＳｉｎ、膜に埋込み層（４）の拡散
孔を形成し、この拡散孔を介してアンチモンを前記半導
体基板（２）に拡散する第１の工程がある。
いて述べる。先ずＰ型の半導体基板（２）上に、Ｓｉｎ
、膜を形成し、このＳｉｎ、膜に埋込み層（４）の拡散
孔を形成し、この拡散孔を介してアンチモンを前記半導
体基板（２）に拡散する第１の工程がある。
ここで第２図の場合、前記分離領域（塁）は、上下分離
によって達成されているので、拡散孔を介してボロンを
前記半導体基板（２）に拡散し、Ｐ＋型の下側拡散層（
１０）も形成される。
によって達成されているので、拡散孔を介してボロンを
前記半導体基板（２）に拡散し、Ｐ＋型の下側拡散層（
１０）も形成される。
次に前記半導体基板（２）表面にエピタキシャル層（３
）を積層し、このエピタキシャル層（３）にＳｉｎ。
）を積層し、このエピタキシャル層（３）にＳｉｎ。
膜を形成する。このＳｉｎ、膜は、ホトレジスト膜の塗
布、マスク合わせ、露光およびエツチング等によって、
分離領域（りの上側拡散領域（１１）の拡散孔が形成さ
れ、この拡散孔を介してボロンが拡散されて前記分離領
域（旦）が形成される第２の工程がある。
布、マスク合わせ、露光およびエツチング等によって、
分離領域（りの上側拡散領域（１１）の拡散孔が形成さ
れ、この拡散孔を介してボロンが拡散されて前記分離領
域（旦）が形成される第２の工程がある。
続いて、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエツチング等によって、前記５ｉＯ８膜に前記
ベース領域（７）の拡散孔を形成し、この拡散孔を介し
てボロンを拡散し、ベース領域（７）を形成する第３の
工程がある。
光およびエツチング等によって、前記５ｉＯ８膜に前記
ベース領域（７）の拡散孔を形成し、この拡散孔を介し
てボロンを拡散し、ベース領域（７）を形成する第３の
工程がある。
更に、再度ホトレジスト膜の塗布、マスク合わせ、露光
およびエツチング等によって、前記５１０を膜にエミッ
タ領域（８）およびコレクタコンタクト領域（９）の拡
散孔を形成し、この拡散孔を介してヒ素を拡散し、エミ
ッタ領域（８）とコレクタコンタクト領域（９）を形成
する第４の工程がある。
およびエツチング等によって、前記５１０を膜にエミッ
タ領域（８）およびコレクタコンタクト領域（９）の拡
散孔を形成し、この拡散孔を介してヒ素を拡散し、エミ
ッタ領域（８）とコレクタコンタクト領域（９）を形成
する第４の工程がある。
最後に、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエツチング等によって、前記ＳｉＯ３膜に前記
エミッタ領域（８）、ベース領域（７）およびコレクタ
コンタクト領域（９）のコンタクト孔を形成し、例えば
Ａ２蒸着して夫々の電極を形成する第５の工程がある。
光およびエツチング等によって、前記ＳｉＯ３膜に前記
エミッタ領域（８）、ベース領域（７）およびコレクタ
コンタクト領域（９）のコンタクト孔を形成し、例えば
Ａ２蒸着して夫々の電極を形成する第５の工程がある。
（ハ）発明が解決しようとする課題
前述の第１乃至第５の工程によってバイポーラトランジ
スタ（１）が達成される。しかし第２の工程、第３の工
程および第４の工程の拡散孔の形成位置は、マスク合わ
せやエツチングにより設計値からのずれが生じる。
スタ（１）が達成される。しかし第２の工程、第３の工
程および第４の工程の拡散孔の形成位置は、マスク合わ
せやエツチングにより設計値からのずれが生じる。
第２図では、上下分離領域（亜）の上側拡散領域（１１
）の拡散深さおよびベース領域（７）の拡散深さを、夫
々４μｍおよび１μｍとすると、横方向へ夫々同程度広
がる。またマスク合わせやエツチングによって第２図の
破線の如く、左側にずれてベース領域（７）が形成され
る事がある。もちろん右及び紙面に対して垂直方向にず
れても同様な事がいえる。この事を考えて、実際は矢印
で示した幅（約２μｍ）の余裕を設け、各拡散領域との
接触を防止している。従って両側で４μｍの余裕を、集
積化されるトランジスタの夫々に設定するため、集積度
の向上の障害となっていた。
）の拡散深さおよびベース領域（７）の拡散深さを、夫
々４μｍおよび１μｍとすると、横方向へ夫々同程度広
がる。またマスク合わせやエツチングによって第２図の
破線の如く、左側にずれてベース領域（７）が形成され
る事がある。もちろん右及び紙面に対して垂直方向にず
れても同様な事がいえる。この事を考えて、実際は矢印
で示した幅（約２μｍ）の余裕を設け、各拡散領域との
接触を防止している。従って両側で４μｍの余裕を、集
積化されるトランジスタの夫々に設定するため、集積度
の向上の障害となっていた。
しかも前述の工程ではベース領域上の５ｉ０＊膜は、エ
ツチングした後拡散する工程を経ているので、コレクタ
領域上のＳｉｎ、膜より薄く形成されることになる。と
の膜厚差で例えばエミッタ領域の拡散孔、ベースコンタ
クトおよびコレクタコンタクトを同時に形成すると次の
問題が生じる。
ツチングした後拡散する工程を経ているので、コレクタ
領域上のＳｉｎ、膜より薄く形成されることになる。と
の膜厚差で例えばエミッタ領域の拡散孔、ベースコンタ
クトおよびコレクタコンタクトを同時に形成すると次の
問題が生じる。
第１に湿式方式でエツチングをすると完全にコレクタコ
ンタクトがあくまでにエミッタ領域の拡散孔は予定のサ
イズより大きくなりセルサイズの縮小化を難しくしてし
まう問題があった。
ンタクトがあくまでにエミッタ領域の拡散孔は予定のサ
イズより大きくなりセルサイズの縮小化を難しくしてし
まう問題があった。
第２に他の方法のドライエツチングでエツチングすると
、完全にコレクタコンタクトがあくまでに、エミッタ領
域となるエピタキシャル層をエツチングし、セルの歩留
りの悪化を発生してしまう問題があった。
、完全にコレクタコンタクトがあくまでに、エミッタ領
域となるエピタキシャル層をエツチングし、セルの歩留
りの悪化を発生してしまう問題があった。
従って従来は例えば約４μｍの微小セルサイズの素子を
高集積化することは非常に難しかった。
高集積化することは非常に難しかった。
（ニ）課題を解決するための手段
本発明は前述の課題に鑑みてなされ、半導体層（２２）
の予定のベース領域（２７）と分離領域（２４）とに対
応する前記半導体層（２２）上の第１の絶縁膜（４０）
に不純物の導入孔（４１） 、 （４２）を形成する工
程と、前記予定のベース領域（２７）上の前記導入孔（
４２）にマスク（４６）を設け、不純物を拡散して前記
分離領域（２４）を形成する工程と、 前記マスク（４６）を除去した後、前記全ての導入孔（
４１） 、 （４２）から不純物を拡散して前記ベース
領域（２７）を形成する工程と 前記第１の絶縁膜（４０）を除去し、再度第２の絶縁膜
＜４７）を形成する工程と、 前記第２の絶縁膜（４７）の一部を除去して、前記コレ
クタ領域を露出したコレクタ孔（４８）、前記ベース領
域（２７）を露出したベース孔（４９）およびエミッタ
孔（５０）を形成する工程と、 前記エミッタ孔（５０）を介してエミッタ領域（２８）
を形成する工程と、 前記コレクタ領域、ベース領域（２７）および前記エミ
ッタ領域（２８）とオーミンクコンタクトするフレフタ
電極、ベース電極およびエミッタ電極を前記コレクタ孔
（４８〉、ベース孔（４９）およびエミッタ孔（５０）
を介して形成する工程とにより解決するものである。
の予定のベース領域（２７）と分離領域（２４）とに対
応する前記半導体層（２２）上の第１の絶縁膜（４０）
に不純物の導入孔（４１） 、 （４２）を形成する工
程と、前記予定のベース領域（２７）上の前記導入孔（
４２）にマスク（４６）を設け、不純物を拡散して前記
分離領域（２４）を形成する工程と、 前記マスク（４６）を除去した後、前記全ての導入孔（
４１） 、 （４２）から不純物を拡散して前記ベース
領域（２７）を形成する工程と 前記第１の絶縁膜（４０）を除去し、再度第２の絶縁膜
＜４７）を形成する工程と、 前記第２の絶縁膜（４７）の一部を除去して、前記コレ
クタ領域を露出したコレクタ孔（４８）、前記ベース領
域（２７）を露出したベース孔（４９）およびエミッタ
孔（５０）を形成する工程と、 前記エミッタ孔（５０）を介してエミッタ領域（２８）
を形成する工程と、 前記コレクタ領域、ベース領域（２７）および前記エミ
ッタ領域（２８）とオーミンクコンタクトするフレフタ
電極、ベース電極およびエミッタ電極を前記コレクタ孔
（４８〉、ベース孔（４９）およびエミッタ孔（５０）
を介して形成する工程とにより解決するものである。
（＊）作用
エピタキシャル層り２２）表面にマスクが可能な膜厚の
シリコン酸化膜より成る絶縁膜（４０）を形成し、この
絶縁膜（４０）に予定のベース領域（２７）と予定の分
離領域（２４）の不純物導入孔（４２） 、 （４１）
を形成する。
シリコン酸化膜より成る絶縁膜（４０）を形成し、この
絶縁膜（４０）に予定のベース領域（２７）と予定の分
離領域（２４）の不純物導入孔（４２） 、 （４１）
を形成する。
その後ベース領域（２７）の導入孔（４２）にマスク（
４４）をして、不純物を拡散すると、前記絶縁膜（４０
）が不純物のブロッキングマスクとなり、分離領域（２
４）が形成される。
４４）をして、不純物を拡散すると、前記絶縁膜（４０
）が不純物のブロッキングマスクとなり、分離領域（２
４）が形成される。
更には、前記マスク（４４）を除去して全面に不純物を
拡散すると、前述同様に絶縁膜（４０）がブロッキング
マスクとなって、ベース領域（２７）が形成される。
拡散すると、前述同様に絶縁膜（４０）がブロッキング
マスクとなって、ベース領域（２７）が形成される。
従って一度に導入孔（４１） 、 （４２）を形成する
ことで、分離領域（２４）、ベース領域（２７）の形成
位置が決定できるので、従来設けていた形成位置のずれ
による余裕を省くことができる。
ことで、分離領域（２４）、ベース領域（２７）の形成
位置が決定できるので、従来設けていた形成位置のずれ
による余裕を省くことができる。
またベース領域（２７）を形成した後、第１の絶縁膜り
４０）を除去し、第２の絶縁膜（４７）を形成して、実
質的に同一膜厚を全面に形成するので、前記コレクタ孔
（４８）、ベース孔（４９）およびエミッタ孔（５０）
を予定のサイズに形成できる。
４０）を除去し、第２の絶縁膜（４７）を形成して、実
質的に同一膜厚を全面に形成するので、前記コレクタ孔
（４８）、ベース孔（４９）およびエミッタ孔（５０）
を予定のサイズに形成できる。
従ってこの後エミッタ孔（５０）を介してエミッタ領域
〈２８）を形成するので、エミッタ領域（２８〉のサイ
ズは予定のサイズと実質的に同一サイズとなり、しかも
エミッタ領域（２８）のエピタキシャル層（２２）をエ
ツチングすることも無くなる。
〈２８）を形成するので、エミッタ領域（２８〉のサイ
ズは予定のサイズと実質的に同一サイズとなり、しかも
エミッタ領域（２８）のエピタキシャル層（２２）をエ
ツチングすることも無くなる。
（へ）実施例
以下に本発明の実施例である半導体集積回路の製造方法
を詳述する。
を詳述する。
先ず説明の都合上、第１図Ｊを使って全体の構成を述べ
る。第１図Ｊに示す如く、Ｐ型のシリコン半導体基板（
２１）があり、この半導体基板（２１）上にはＮ型のエ
ピタキシャル層（２２）がある、このエピタキシャル層
（２２）と前記半導体基板（２１）の間にはＮ＋型の埋
込み層（２３）が複数個あり、この埋込み層（２３）を
囲み前記エピタキシャル層を上下から上側拡散領域（２
４）と上広散領域（２５）を拡散して分離する上下分離
領域（翻）がある。従ってこの上下分離領域（翻）によ
って複数のアイランドが形成されている。
る。第１図Ｊに示す如く、Ｐ型のシリコン半導体基板（
２１）があり、この半導体基板（２１）上にはＮ型のエ
ピタキシャル層（２２）がある、このエピタキシャル層
（２２）と前記半導体基板（２１）の間にはＮ＋型の埋
込み層（２３）が複数個あり、この埋込み層（２３）を
囲み前記エピタキシャル層を上下から上側拡散領域（２
４）と上広散領域（２５）を拡散して分離する上下分離
領域（翻）がある。従ってこの上下分離領域（翻）によ
って複数のアイランドが形成されている。
第１のアイランド内には、前記エピタキシャル層（２２
）をコレクタ領域とし、ベース領域（２７）とエミッタ
領域（２８）より成るトランジスタ（８りがある。第２
のアイランド内には、ＭＯ８容量素子（塁東があり、エ
ピタキシャル層（２２）表面には下層電極領域（３１）
があり、その上に誘電体層（３２）および上層電極（３
３）がある、第３のアイランド内には拡散抵抗（３４）
があり、エピタキシャル層（２２）表面には拡散抵抗領
域（３５）とその両端にコンタクト領域（３６）が形成
されている。
）をコレクタ領域とし、ベース領域（２７）とエミッタ
領域（２８）より成るトランジスタ（８りがある。第２
のアイランド内には、ＭＯ８容量素子（塁東があり、エ
ピタキシャル層（２２）表面には下層電極領域（３１）
があり、その上に誘電体層（３２）および上層電極（３
３）がある、第３のアイランド内には拡散抵抗（３４）
があり、エピタキシャル層（２２）表面には拡散抵抗領
域（３５）とその両端にコンタクト領域（３６）が形成
されている。
先ず第１図Ａの如く、不純物濃度が１０ ”ａｔｏｍ／
ｃｍ”程度のＰ型シリコン半導体基板り２１）の表面に
熱酸化膜を形成した後、Ｎ１型の埋込み層（２３）の形
成予定領域を蝕刻した後、この開口部を介してＮ型の不
純物であるアンチモンやヒ素をドープする。
ｃｍ”程度のＰ型シリコン半導体基板り２１）の表面に
熱酸化膜を形成した後、Ｎ１型の埋込み層（２３）の形
成予定領域を蝕刻した後、この開口部を介してＮ型の不
純物であるアンチモンやヒ素をドープする。
続いて第１図Ｂの如く、Ｐ“型の上下分離領域（翻）の
下側拡散領域（２５）の形成予定領域上の熱酸化膜を開
口し、この開口部を介してＰ型の不純物であるポロンを
ドープする。
下側拡散領域（２５）の形成予定領域上の熱酸化膜を開
口し、この開口部を介してＰ型の不純物であるポロンを
ドープする。
次に第１図Ｃの如く、前記半導体基板（２１）上の熱酸
化膜を全て除去してから前記半導体基板（２１）上に周
知の気相成長法によって比抵抗０．１〜５Ω・口のＮ型
のエピタキシャル層（２２）ヲ２〜８μｍの厚きで形成
する。この時は、先にドープした不純物は若干上下に拡
散が行なわれている。
化膜を全て除去してから前記半導体基板（２１）上に周
知の気相成長法によって比抵抗０．１〜５Ω・口のＮ型
のエピタキシャル層（２２）ヲ２〜８μｍの厚きで形成
する。この時は、先にドープした不純物は若干上下に拡
散が行なわれている。
次に、温度約１０００°Ｃ１数時間の熱酸化によって、
前記エピタキシャル層（２２）表面に、熱酸化膜（４０
）を形成した後、この半導体基板全体を再度熱処理して
、先にドープした不純物を再拡散する。
前記エピタキシャル層（２２）表面に、熱酸化膜（４０
）を形成した後、この半導体基板全体を再度熱処理して
、先にドープした不純物を再拡散する。
従って前記下側拡散領域（２５）は、前記エピタキシャ
ル層（２２）の約半分以上まで上方拡散される。
ル層（２２）の約半分以上まで上方拡散される。
また本工程によってエピタキシャル層〈２２）表面の熱
酸化膜は数千式の厚さまで成長をし、この熱酸化膜（４
０）は、後述のマスクと同様な働きを示す。
酸化膜は数千式の厚さまで成長をし、この熱酸化膜（４
０）は、後述のマスクと同様な働きを示す。
ただし、前記熱酸化膜の代りに、例えばシリコン窒化膜
等を拡散マスクとしても良いし、ＣＶＤ法でシリコン酸
化膜を形成しても良い。
等を拡散マスクとしても良いし、ＣＶＤ法でシリコン酸
化膜を形成しても良い。
またエピタキシャル層厚を従来にくらべ約半分以下とす
ると、分離する熱処理量が少なくできるため、横方向の
広がりを減少できる。
ると、分離する熱処理量が少なくできるため、横方向の
広がりを減少できる。
続いて、第１図りの如く、予定のＭＯ３容量素子（和）
の下層電極領域（３５）上の前記シリコン酸化膜（４０
）を除去し、全面に例えばリングラスを形成する。その
後所定温度、所定時間の熱処理を加え、リンをエピタキ
シャル層（２２）内に拡散させる。その後、リングラス
を所定のエツチング液で除去し、所定の深さまで達する
ように再度熱処理を行なう。
の下層電極領域（３５）上の前記シリコン酸化膜（４０
）を除去し、全面に例えばリングラスを形成する。その
後所定温度、所定時間の熱処理を加え、リンをエピタキ
シャル層（２２）内に拡散させる。その後、リングラス
を所定のエツチング液で除去し、所定の深さまで達する
ように再度熱処理を行なう。
続いて、第１図Ｅの如く、予定の上下分離領域（競）の
上側拡散領域（２４）、予定のベース領域（２７）およ
び予定の拡散抵抗（ハ）と対応する前記シリコン酸化膜
（４０）に不純物の導入孔（４１） 、 （４２） 、
（４３）を形成する工程がある。
上側拡散領域（２４）、予定のベース領域（２７）およ
び予定の拡散抵抗（ハ）と対応する前記シリコン酸化膜
（４０）に不純物の導入孔（４１） 、 （４２） 、
（４３）を形成する工程がある。
ここではポジ型レジスト膜をマスクとし、ドライエツチ
ングによって形成する。この後、エピタキシャル層（２
２）の露出している領域をダミー酸化して、ダミーｍ化
膜を形成する。このダミー酸化膜は、後のイオン注入工
程によるエピタキシャル層（２２）のダメージを減少し
、またイオンをランダムに分散して均一に注入するため
に用いる。
ングによって形成する。この後、エピタキシャル層（２
２）の露出している領域をダミー酸化して、ダミーｍ化
膜を形成する。このダミー酸化膜は、後のイオン注入工
程によるエピタキシャル層（２２）のダメージを減少し
、またイオンをランダムに分散して均一に注入するため
に用いる。
続いて、第１図Ｆの如く前記予定のベース領域および拡
散抵抗（２７） 、 （３４）上の前記導入孔（４２）
。
散抵抗（２７） 、 （３４）上の前記導入孔（４２）
。
り４３）にマスク（４４）を設け、不純物を拡散して前
記上側拡散領域（２４）を形成する。
記上側拡散領域（２４）を形成する。
ここでは注入イオンのブロックが可能なレジスト膜、い
わゆるマスク（４４）を全面に被覆した後、前記上側拡
散領域（２４）に対応するマスク（４４）を除去し、Ｐ
型の不純物であるボロンを所定条件で注入し、上側拡散
領域（２４）を形成する。
わゆるマスク（４４）を全面に被覆した後、前記上側拡
散領域（２４）に対応するマスク（４４）を除去し、Ｐ
型の不純物であるボロンを所定条件で注入し、上側拡散
領域（２４）を形成する。
本工程では、図の如くマスク（４４）の開口部をシリコ
ン酸化膜（４０）の導入孔（４１）より大きく形成して
も、このシリコン酸化膜（４０）がマスクとして働くの
で前記導入孔（４１）と前記上側拡散領域（２４）の形
成位置が一致することを示している。
ン酸化膜（４０）の導入孔（４１）より大きく形成して
も、このシリコン酸化膜（４０）がマスクとして働くの
で前記導入孔（４１）と前記上側拡散領域（２４）の形
成位置が一致することを示している。
その後、前記マスク（４４）の除去、所定の熱処理を行
ない、前記上側拡散領域（２４）を下側拡散領域（２５
）へ第１図Ｇの如く到達させる。
ない、前記上側拡散領域（２４）を下側拡散領域（２５
）へ第１図Ｇの如く到達させる。
続いて、第１図Ｇの如く前記全ての導入孔（４１） 、
（４２） 、 （４３）から不純物を拡散して前記ベ
ース領域（２７）および拡散抵抗領域（３５）を形成す
る工程がある。
（４２） 、 （４３）から不純物を拡散して前記ベ
ース領域（２７）および拡散抵抗領域（３５）を形成す
る工程がある。
ここでは、前工程でマスク（４４）が全て除去され、前
記上側拡散領域（２４）、ベース領域（２７）および抵
抗拡散領域（３５）の導入孔（４１） 、 （４２）
、 （４３）が露出される。この状態でボロン（Ｂ）を
イオン注入する。
記上側拡散領域（２４）、ベース領域（２７）および抵
抗拡散領域（３５）の導入孔（４１） 、 （４２）
、 （４３）が露出される。この状態でボロン（Ｂ）を
イオン注入する。
従ってベース領域（２７）が形成され、同時に抵抗拡散
領域（３５）が形成される。しかも同時に上側拡散領域
（２４）に再度不純物が拡散きれる。
領域（３５）が形成される。しかも同時に上側拡散領域
（２４）に再度不純物が拡散きれる。
本発明の第１の特徴とする所は、前述した第１図Ｅ乃至
第１図Ｇにある。
第１図Ｇにある。
従来では分離領域（翻）の形成およびベース領域（２７
）の形成時に、設計値からのずれが生じても、内領域の
接触が生じないように余裕を設けていたが、本願は予め
一度に導入孔（４１） 、 （４２） 、 （４３）を
形成し、この導入孔で形成位置を決めているので、前記
余裕を設ける必要がない。
）の形成時に、設計値からのずれが生じても、内領域の
接触が生じないように余裕を設けていたが、本願は予め
一度に導入孔（４１） 、 （４２） 、 （４３）を
形成し、この導入孔で形成位置を決めているので、前記
余裕を設ける必要がない。
つまり第１図Ｆの如く、・ベース領域（２７）の導入孔
（４２）および拡散抵抗領域（３５）にマスクを設ける
だけで、分離領域（μｓ）の形成位置は、前記分離領域
（２６）の導入孔（４１）で決定できる。またベース領
域（２７）は、マスクを設ける工程を用いないで、予め
形成したベース領域（２７）の導入孔（４２）で決定し
ている。従って従来例で示したマスクの形成ずれやベー
ス領域の導入孔のずれによる心配は全く不要となる。第
１図Ｅの如く、一端精度良く導入孔（４１） 、 （４
２） 、 （４３）が形成されれば、この精度で夫々の
拡散領域（２４） 、 （２７） 、 （３５）の形成
位置が実現できる。
（４２）および拡散抵抗領域（３５）にマスクを設ける
だけで、分離領域（μｓ）の形成位置は、前記分離領域
（２６）の導入孔（４１）で決定できる。またベース領
域（２７）は、マスクを設ける工程を用いないで、予め
形成したベース領域（２７）の導入孔（４２）で決定し
ている。従って従来例で示したマスクの形成ずれやベー
ス領域の導入孔のずれによる心配は全く不要となる。第
１図Ｅの如く、一端精度良く導入孔（４１） 、 （４
２） 、 （４３）が形成されれば、この精度で夫々の
拡散領域（２４） 、 （２７） 、 （３５）の形成
位置が実現できる。
しかもイオン注入で形成しているので、熱拡散と比べ夫
々の拡散領域の横方向への広がりを最小限にすることが
できる。またベース領域（２７）の拡散深さを従来のそ
れより浅くすることで更に横方向への広がりを防止でき
る。
々の拡散領域の横方向への広がりを最小限にすることが
できる。またベース領域（２７）の拡散深さを従来のそ
れより浅くすることで更に横方向への広がりを防止でき
る。
これらの理由により、ベース領域（２７）の周辺に渡り
余裕が不要となり、平面的には縦、横の方向で不要とな
るので余裕を大幅に削減でき、セルサイズを縮小できる
。そのため集積度の高いチップでは、大幅にチップサイ
ズを小さくできる。
余裕が不要となり、平面的には縦、横の方向で不要とな
るので余裕を大幅に削減でき、セルサイズを縮小できる
。そのため集積度の高いチップでは、大幅にチップサイ
ズを小さくできる。
第１図Ｇの工程では、マスクを形成せずに拡散していた
が、本願は分離領域（翻）上の導入孔（４１）にマスク
を設け、その後不純物を拡散してベース領域（２７）を
拡散しても良い。
が、本願は分離領域（翻）上の導入孔（４１）にマスク
を設け、その後不純物を拡散してベース領域（２７）を
拡散しても良い。
第１図Ｆで説明した様に、ベース領域（２７）および拡
散抵抗り限）と対応するマスクの開口部を、前記導入孔
（４２）、（４３）よりやや大きくするだけで、精度良
くベース領域（２７）および拡散抵抗（３Ａ）を決定で
きる。ここではマスクによって余剰な不純物が分離領域
（２４）へ注入されるのを防止できる。
散抵抗り限）と対応するマスクの開口部を、前記導入孔
（４２）、（４３）よりやや大きくするだけで、精度良
くベース領域（２７）および拡散抵抗（３Ａ）を決定で
きる。ここではマスクによって余剰な不純物が分離領域
（２４）へ注入されるのを防止できる。
続いて第１図Ｈの如く、ベース領域（２７）内に形成予
定のベースコンタクト領域（４５）に対応する領域と分
離領域（競）および拡散抵抗領域（３５）のコンタクト
領域（３６）上が開孔されるように、マスクとなるホト
レジスト膜（４６）を形成する工程がある。
定のベースコンタクト領域（４５）に対応する領域と分
離領域（競）および拡散抵抗領域（３５）のコンタクト
領域（３６）上が開孔されるように、マスクとなるホト
レジスト膜（４６）を形成する工程がある。
その後、ボロン（Ｂ）をイオン注入する工程がある。
続いて第１図工の如く前記ホトレジスト膜り４６）を除
去した後、エピタキシヤル層（２２）表面上の絶縁膜（
４７）を実質的に同一にする工程がある。
去した後、エピタキシヤル層（２２）表面上の絶縁膜（
４７）を実質的に同一にする工程がある。
本工程は本発明の特徴とする工程であり、後述するコレ
クタ孔（４８）、ベース孔（４９）およびエミッタ孔（
５０）を開孔する工程前において、前記絶縁膜り４７）
が実質的に同一膜厚になるように形成すると、コレクタ
孔（４８）、ベース孔（４９）およびエミッタ孔（５０
）は同時にエツチングを終了することができる。
クタ孔（４８）、ベース孔（４９）およびエミッタ孔（
５０）を開孔する工程前において、前記絶縁膜り４７）
が実質的に同一膜厚になるように形成すると、コレクタ
孔（４８）、ベース孔（４９）およびエミッタ孔（５０
）は同時にエツチングを終了することができる。
これは、例えばドライエツチングの場合、第１図Ｈで示
したシリコン酸化膜であると、予定のエミッタ領域（２
８）上のシリコン酸化膜は、予定のコレクタコンタクト
領域（４７）上のシリコン酸化膜より薄いため、コレク
タコンタクト領域（４７〉の導入孔が完全に開くまでに
は、エミッタ領域（２８）となるエピタキシャル暦がエ
ツチングされてしまう。
したシリコン酸化膜であると、予定のエミッタ領域（２
８）上のシリコン酸化膜は、予定のコレクタコンタクト
領域（４７）上のシリコン酸化膜より薄いため、コレク
タコンタクト領域（４７〉の導入孔が完全に開くまでに
は、エミッタ領域（２８）となるエピタキシャル暦がエ
ツチングされてしまう。
そのために、前述の如く、シリコン酸化膜を形成し直し
、実質的に膜厚差を無くしてエミッタ領域（２８）のエ
ピタキシャル暦のエツチングを防止している。
、実質的に膜厚差を無くしてエミッタ領域（２８）のエ
ピタキシャル暦のエツチングを防止している。
方法としては前記ホトレジスト膜（４６）を除去した後
湿式でシリコン酸化膜（４０）のみを除去し、再度シリ
コン酸化膜（４７）（ここではゲッタリングのためノン
ドープとリンドープの２層構造より成っている。）を付
は直す方法と、前記ホトレジスト膜（４６）を除去し、
前記ベース領域（２７）以外のシリコン酸化膜（４０）
が約１０００人となるようにエツチングをする。その後
、全面にノンドープのシリコン酸化膜、リンドープのシ
リコン酸化膜ヲ夫れ夫れ数千式積層し、全面の膜厚にあ
まり差が生じないようにする方法がある。
湿式でシリコン酸化膜（４０）のみを除去し、再度シリ
コン酸化膜（４７）（ここではゲッタリングのためノン
ドープとリンドープの２層構造より成っている。）を付
は直す方法と、前記ホトレジスト膜（４６）を除去し、
前記ベース領域（２７）以外のシリコン酸化膜（４０）
が約１０００人となるようにエツチングをする。その後
、全面にノンドープのシリコン酸化膜、リンドープのシ
リコン酸化膜ヲ夫れ夫れ数千式積層し、全面の膜厚にあ
まり差が生じないようにする方法がある。
従って、シリコンをエツチングしない湿式のエツチング
液でエツチングしても同時に終るのでエミッタ孔（５０
）を大きくすることがない、またシリコンもエツチング
してしまうようなドライエツチングでも、同時に終るの
でエミッタ領域（２８）となるシリコンのエツチングが
無くなり、特性の歩留りを向上させることができる。
液でエツチングしても同時に終るのでエミッタ孔（５０
）を大きくすることがない、またシリコンもエツチング
してしまうようなドライエツチングでも、同時に終るの
でエミッタ領域（２８）となるシリコンのエツチングが
無くなり、特性の歩留りを向上させることができる。
更に第１図工に示す如く、ネガ型のホトレジスト膜を使
って、ＭＯ３容量素子（亜）の予定の誘１体薄膜（３２
）が形成されるシリコン酸化膜（４７）を除去し、誘電
体薄膜（３２）を形成する工程がある。
って、ＭＯ３容量素子（亜）の予定の誘１体薄膜（３２
）が形成されるシリコン酸化膜（４７）を除去し、誘電
体薄膜（３２）を形成する工程がある。
ここでシリコン酸化膜（４７）は、ウェットエツチング
により開口され、全面に数百人のシリコン窒化膜（３２
）が形成される。モしてケミカルドライエツチングによ
って図の如くエツチングきれる。
により開口され、全面に数百人のシリコン窒化膜（３２
）が形成される。モしてケミカルドライエツチングによ
って図の如くエツチングきれる。
最後に、全面にホトレジスト膜を形成し、異方性エツチ
ングによって、予定のエミッタ領域（２８）、予定のコ
レクタコンタクト領域（４７）、予定の下層電極（３１
）のコンタクト領域（５１）、拡散抵抗領域（３５）の
コンタクト領域〈３６）上のシリコン酸化膜（４２）を
除去し、コレクタ孔（４８）、ベース孔（４９）、エミ
ッタ孔（５０）およびＭＯ８容量素子（和）と拡散抵抗
（限）のコンタクト孔（５１） 、 （３６）を形成す
る。
ングによって、予定のエミッタ領域（２８）、予定のコ
レクタコンタクト領域（４７）、予定の下層電極（３１
）のコンタクト領域（５１）、拡散抵抗領域（３５）の
コンタクト領域〈３６）上のシリコン酸化膜（４２）を
除去し、コレクタ孔（４８）、ベース孔（４９）、エミ
ッタ孔（５０）およびＭＯ８容量素子（和）と拡散抵抗
（限）のコンタクト孔（５１） 、 （３６）を形成す
る。
そして前記ホトレジスト膜を除去した後、再度予定のエ
ミッタ領域（２８）、予定のコレクタコンタクト領域（
４７）および前記下層電極領域（３１）のコンタクト領
域（５１）に対応するエピタキシャル層が露出する様に
、ホトレジスト膜を形成する。
ミッタ領域（２８）、予定のコレクタコンタクト領域（
４７）および前記下層電極領域（３１）のコンタクト領
域（５１）に対応するエピタキシャル層が露出する様に
、ホトレジスト膜を形成する。
そしてこのホトレジスト膜をマスクとして、ヒ素（Ａｓ
）をイオン注入し、エミッタ領域（２８）、コレクタコ
ンタクト領域（４７）および下層電極領域（３１）のコ
ンタクト領域（５１）を形成する。
）をイオン注入し、エミッタ領域（２８）、コレクタコ
ンタクト領域（４７）および下層電極領域（３１）のコ
ンタクト領域（５１）を形成する。
そして前記レジスト膜を除去し、熱処理をしてエミッタ
領域（２８）を下方拡散した後、ライトエツチングをし
て、第１図Ｊの如くアルミニウム電極を形成している。
領域（２８）を下方拡散した後、ライトエツチングをし
て、第１図Ｊの如くアルミニウム電極を形成している。
（ト）発明の効果
以上の説明からも明らかな様に、予め半導体層の予定の
ベース領域と予定の分離領域とに対応する絶縁膜に不純
物の導入孔を予め精度良く形成し、予定のベース領域上
の導入孔にマスクを設けて分離領域を形成し、このマス
クを除去し、全ての導入孔に不純物を導入してベース領
域を形成することで、予め精度良く形成した導入孔によ
ってベース領域の形成位置が決定できる。従ってベース
領域によるずれは大幅に削減でき、従来設けていたずれ
による余裕を大幅に減らすことができる。従ってこの余
裕はベース領域の周辺で減らせるので、セルサイズの縮
小を可能とし、その上、集積回路となればこのセルの数
だけこの縮小面積が減らせるので、大幅なチップサイズ
の縮小が可能となる。
ベース領域と予定の分離領域とに対応する絶縁膜に不純
物の導入孔を予め精度良く形成し、予定のベース領域上
の導入孔にマスクを設けて分離領域を形成し、このマス
クを除去し、全ての導入孔に不純物を導入してベース領
域を形成することで、予め精度良く形成した導入孔によ
ってベース領域の形成位置が決定できる。従ってベース
領域によるずれは大幅に削減でき、従来設けていたずれ
による余裕を大幅に減らすことができる。従ってこの余
裕はベース領域の周辺で減らせるので、セルサイズの縮
小を可能とし、その上、集積回路となればこのセルの数
だけこの縮小面積が減らせるので、大幅なチップサイズ
の縮小が可能となる。
またベース領域と分離領域は同導電型であるので、マス
クを形成せずに形成できる。従ってホトレジスト工程を
削減できるのでその分歩留りを向上できる。
クを形成せずに形成できる。従ってホトレジスト工程を
削減できるのでその分歩留りを向上できる。
次に、分離領域の形成工程の後で、マスクを除去し、こ
の分離領域上に再度マスクを設けて、ベース領域を形成
する工程においても、このマスクの開口部を予定のベー
ス領域の導入孔より大きくすることによって、予め形成
した導入孔の精度で位置決めができる。従って余分な不
純物を分離領域に注入すること無しに、精度良く位置決
めができ、前述と同様に大幅なセルサイズの縮小が可能
となる。
の分離領域上に再度マスクを設けて、ベース領域を形成
する工程においても、このマスクの開口部を予定のベー
ス領域の導入孔より大きくすることによって、予め形成
した導入孔の精度で位置決めができる。従って余分な不
純物を分離領域に注入すること無しに、精度良く位置決
めができ、前述と同様に大幅なセルサイズの縮小が可能
となる。
更に、シリコン酸化膜を付は直して実質的に同一膜厚と
してからコレクタ孔、ベース孔およびエミッタ孔を開口
するので、湿式の場合、エミッタ孔を予定のサイズにで
き、またドライエツチングの場合、エミッタ領域のエツ
チングを防止できる。
してからコレクタ孔、ベース孔およびエミッタ孔を開口
するので、湿式の場合、エミッタ孔を予定のサイズにで
き、またドライエツチングの場合、エミッタ領域のエツ
チングを防止できる。
従って予め一度に導入孔を形成する方法で、分離領域と
ベース領域の間の占有面積を小さくでき、しかも高集積
化を目的として面積の小さなベース領域を形成しても、
前述の如くシリコン酸化膜が実質的に同一膜厚であるの
で、この小さなベース領域内に予定のサイズで特性の安
定したエミッタ領域を形成できる。
ベース領域の間の占有面積を小さくでき、しかも高集積
化を目的として面積の小さなベース領域を形成しても、
前述の如くシリコン酸化膜が実質的に同一膜厚であるの
で、この小さなベース領域内に予定のサイズで特性の安
定したエミッタ領域を形成できる。
第１図Ａ乃至第１図Ｊは、本発明の半導体集積回路の製
造方法を示す断面図、第２図は従来の半導体集積回路の
断面図である。
造方法を示す断面図、第２図は従来の半導体集積回路の
断面図である。
Claims (8)
- （１）コレクタ領域となる半導体層上に第１の絶縁膜を
形成する工程と、 前記半導体層の予定のベース領域と分離領域とに対応す
る前記第１の絶縁膜に不純物の導入孔を形成する工程と
、 前記予定のベース領域上の前記導入孔にマスクを設け、
不純物を拡散して前記分離領域を形成する工程と、 前記マスクを除去した後、前記全ての導入孔から不純物
を拡散して前記ベース領域を形成する工程と 前記第１の絶縁膜を除去し、再度第２の絶縁膜を形成す
る工程と、 前記第２の絶縁膜の一部を除去して、前記コレクタ領域
を露出したコレクタ孔、前記ベース領域を露出したベー
ス孔およびエミッタ孔を形成する工程と、 前記エミッタ孔を介してエミッタ領域を形成する工程と
、 前記コレクタ領域、前記ベース領域および前記エミッタ
領域とオーミックコンタクトするコレクタ電極、ベース
電極およびエミッタ電極を前記コレクタ孔、ベース孔お
よびエミッタ孔を介して形成する工程とを備えることを
特徴とした半導体集積回路の製造方法。 - （２）前記第１の絶縁膜は選択性を持って除去し、前記
コレクタ孔、ベース孔およびエミッタ孔はドライエッチ
ングによって形成される請求項第１項記載の半導体集積
回路の製造方法。 - （３）前記ベース領域を形成する工程において、前記マ
スクを除去した後、前記分離領域上の前記導入孔にマス
クを設けて不純物を拡散する請求項第１項または第２項
記載の半導体集積回路の製造方法。 - （４）ノンドープのシリコン酸化膜とリンドープのシリ
コン酸化膜の２層構造で第２の絶縁膜を形成する請求項
第１項または第２項記載の半導体集積回路の製造方法。 - （５）コレクタ領域となる半導体層上に第１の絶縁膜を
形成する工程と、 前記半導体層の予定のベース領域、予定の拡散抵抗領域
および分離領域とに対応する前記第１の絶縁膜に不純物
の導入孔を形成する工程と、前記予定のベース領域およ
び予定の拡散抵抗領域上の前記導入孔にマスクを設け、
不純物を拡散して前記分離領域を形成する工程と、 前記マスクを除去した後、前記全ての導入孔から不純物
を拡散して前記ベース領域および前記拡散抵抗領域を形
成する工程と 前記第１の絶縁膜を除去し、再度第２の絶縁膜を形成す
る工程と、 前記第２の絶縁膜の一部を除去して、前記コレクタ領域
を露出したコレクタ孔、前記ベース領域を露出したベー
ス孔とエミッタ孔および前記拡散抵抗領域を露出した拡
散抵抗孔を形成する工程と、 前記エミッタ孔を介してエミッタ領域を形成する工程と
、 前記コレクタ領域、前記ベース領域、前記エミッタ領域
および拡散抵抗領域とオーミックコンタクトするコレク
タ電極、ベース電極、エミッタ電極および拡散抵抗電極
を前記コレクタ孔、ベース孔、エミッタ孔および拡散抵
抗孔を介して形成する工程とを備えることを特徴とした
半導体集積回路の製造方法。 - （６）第１の絶縁膜は選択性を持って除去し、前記コレ
クタ孔、ベース孔、エミッタ孔および拡散抵抗孔はドラ
イエッチングによって形成される請求項第５項記載の半
導体集積回路の製造方法。 - （７）前記ベース領域および拡散抵抗領域を形成する工
程において、前記マスクを除去した後、前記分離領域上
の前記導入孔にマスクを設けて不純物を拡散する請求項
第５項または第６項記載の半導体集積回路の製造方法。 - （８）ノンドープのシリコン酸化膜とリンドープのシリ
コン酸化膜の２層構造で第２の絶縁膜を形成する請求項
第５項または第６項記載の半導体集積回路の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127319A JPH06101540B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路の製造方法 |
| EP90109241A EP0398291B1 (en) | 1989-05-19 | 1990-05-16 | Method for manufacturing a semiconductor integrated circuit |
| US07/525,166 US5023195A (en) | 1989-05-19 | 1990-05-16 | Method for manufacturing a semiconductor integrated circuit including a bipolar transistor |
| DE69033515T DE69033515T2 (de) | 1989-05-19 | 1990-05-16 | Verfahren zur Herstellung einer integrierten Schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127319A JPH06101540B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02305464A true JPH02305464A (ja) | 1990-12-19 |
| JPH06101540B2 JPH06101540B2 (ja) | 1994-12-12 |
Family
ID=14956994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127319A Expired - Lifetime JPH06101540B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5023195A (ja) |
| EP (1) | EP0398291B1 (ja) |
| JP (1) | JPH06101540B2 (ja) |
| DE (1) | DE69033515T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2237445B (en) * | 1989-10-04 | 1994-01-12 | Seagate Microelectron Ltd | A semiconductor device fabrication process |
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1989
- 1989-05-19 JP JP1127319A patent/JPH06101540B2/ja not_active Expired - Lifetime
-
1990
- 1990-05-16 US US07/525,166 patent/US5023195A/en not_active Expired - Lifetime
- 1990-05-16 EP EP90109241A patent/EP0398291B1/en not_active Expired - Lifetime
- 1990-05-16 DE DE69033515T patent/DE69033515T2/de not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0398291A3 (en) | 1992-12-23 |
| DE69033515D1 (de) | 2000-05-31 |
| DE69033515T2 (de) | 2000-08-31 |
| EP0398291A2 (en) | 1990-11-22 |
| JPH06101540B2 (ja) | 1994-12-12 |
| EP0398291B1 (en) | 2000-04-26 |
| US5023195A (en) | 1991-06-11 |
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Legal Events
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