JPS61134036A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPS61134036A JPS61134036A JP25668684A JP25668684A JPS61134036A JP S61134036 A JPS61134036 A JP S61134036A JP 25668684 A JP25668684 A JP 25668684A JP 25668684 A JP25668684 A JP 25668684A JP S61134036 A JPS61134036 A JP S61134036A
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- JP
- Japan
- Prior art keywords
- layer
- region
- epitaxial layer
- diffusion
- isolation region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
一導電形の半導体基板上に設けられた逆導電形のエピタ
キシャル層の一導電形アイソレーション領域に囲まれた
区域内にバイポーラトランジスタが構成される半導体集
積回路の製造方法に関するる。
キシャル層の一導電形アイソレーション領域に囲まれた
区域内にバイポーラトランジスタが構成される半導体集
積回路の製造方法に関するる。
半導体集積回路を高速化するためには、デバイス構造に
おいて寄生容量及び寄生抵抗を減少させることが重要で
ある。バイポーラトランジスタにおいては、エミッタ・
ベース接合容量、ベース・コレクタ接合容量、コレクタ
・基板接合容量、コレクタシリーズ抵抗及びベース抵抗
がスイッチング速度を決める要因となっており、中でも
コレクタ・基板接合容量の影響が最も大きく、この容量
を減少させることが高速化において重要である。 １３２図１８１〜（ｄｌは、従来の半導体集積回路の製
造におけるＮＰＮ ）ランジスタの構成方法を示す。 まずｆａ）に示す櫟にｐ形番［１上に熱酸化により酸化
膜２を成長させ、酸化膜２の一部をエツチングにより除
去してｎゝ壇め込み層３を形成したのち、（ｂｌに示す
様にｐ形番板１上にｎ形のエピタキシ＋ルｒＷ４を形成
する。このエピタキシャル７１！’１４の表面に酸化［
５を形成し、アイソレーション領域とすべき部分をエツ
チング除去し、不純物の熱拡散によりｐ″頭域６を形成
する。エピタキシャル層４中のアイソレーンラン領域６
が基板１に充分達するまで行われる。このとき、ｎ゛埋
め込み層３も拡散によりエピタキシャル層４中に広がる
が、拡散定数の遅いにより、アイソレーション領域６に
比べ拡散は少ない、その後ｔｅｌに示す様に酸化膜５を
選択的にエツチングし、ベース拡ｆｌｋＲ７を開口し、
熱拡散によりｐ゛ベース？ＩＮ域８形成し、次に（ｄｌ
に示す様に酸化［５にエミッタ拡散孔、コレクタ拡散孔
を開口し、不純物の熱拡散によりｎ゛３□ エミッタ領域９、ｎ４コレクタ頌域１０を同時に形成し
た後、電極１１を形成する。しかしながら、上記従来法
では次の様な問題点がある。第１回申）からも判かる様
に、アイソレーション領域６は上方から拡散させるため
に、下方にいく程その幅は狭くなる。このため、エピタ
キシャル層４表面でアイソレーション領域６に囲まれた
面積より、エピタキシャル層４と基Ｆｉｌの接合面でア
イソレーション領域６に囲まれた面積の方が広くなる。 コレクタ・基板接合容量はこのｎエピタキシャル層４と
基板ｌの接合面積に比例するため大きくなり、トランジ
スタの高速化において障害となる。
おいて寄生容量及び寄生抵抗を減少させることが重要で
ある。バイポーラトランジスタにおいては、エミッタ・
ベース接合容量、ベース・コレクタ接合容量、コレクタ
・基板接合容量、コレクタシリーズ抵抗及びベース抵抗
がスイッチング速度を決める要因となっており、中でも
コレクタ・基板接合容量の影響が最も大きく、この容量
を減少させることが高速化において重要である。 １３２図１８１〜（ｄｌは、従来の半導体集積回路の製
造におけるＮＰＮ ）ランジスタの構成方法を示す。 まずｆａ）に示す櫟にｐ形番［１上に熱酸化により酸化
膜２を成長させ、酸化膜２の一部をエツチングにより除
去してｎゝ壇め込み層３を形成したのち、（ｂｌに示す
様にｐ形番板１上にｎ形のエピタキシ＋ルｒＷ４を形成
する。このエピタキシャル７１！’１４の表面に酸化［
５を形成し、アイソレーション領域とすべき部分をエツ
チング除去し、不純物の熱拡散によりｐ″頭域６を形成
する。エピタキシャル層４中のアイソレーンラン領域６
が基板１に充分達するまで行われる。このとき、ｎ゛埋
め込み層３も拡散によりエピタキシャル層４中に広がる
が、拡散定数の遅いにより、アイソレーション領域６に
比べ拡散は少ない、その後ｔｅｌに示す様に酸化膜５を
選択的にエツチングし、ベース拡ｆｌｋＲ７を開口し、
熱拡散によりｐ゛ベース？ＩＮ域８形成し、次に（ｄｌ
に示す様に酸化［５にエミッタ拡散孔、コレクタ拡散孔
を開口し、不純物の熱拡散によりｎ゛３□ エミッタ領域９、ｎ４コレクタ頌域１０を同時に形成し
た後、電極１１を形成する。しかしながら、上記従来法
では次の様な問題点がある。第１回申）からも判かる様
に、アイソレーション領域６は上方から拡散させるため
に、下方にいく程その幅は狭くなる。このため、エピタ
キシャル層４表面でアイソレーション領域６に囲まれた
面積より、エピタキシャル層４と基Ｆｉｌの接合面でア
イソレーション領域６に囲まれた面積の方が広くなる。 コレクタ・基板接合容量はこのｎエピタキシャル層４と
基板ｌの接合面積に比例するため大きくなり、トランジ
スタの高速化において障害となる。
本発明は、このような集積回路内のバイポーラトランジ
スタのコレクタ・基板接合容量を減少し、高速化できる
半導体集積回路の製造方法を提供することを目的とする
。
スタのコレクタ・基板接合容量を減少し、高速化できる
半導体集積回路の製造方法を提供することを目的とする
。
本発明は、一導電形の半導体基板のその上にアイソレー
ション領域が形成される領域に第一の不純物の導入され
た一導電形の第一領域とその領域に囲まれた区域内に第
一の不純物より拡散定数の小さい第二の不純物が導入さ
れた逆導電形の第二領域とをそれぞれ形成したのち、基
板上に逆導電形のエピタキシャル層を積層し、次いで加
熱により第一領域からエピタキシャル層表面に達する一
導電形のアイソレーション領域が形成されるまで不純物
拡散を行わせることにより、アイソレーション領域の面
積が基板との接合面においてエピタキシャル層表面にお
けるより大きくなって上記の目的を達成する。
ション領域が形成される領域に第一の不純物の導入され
た一導電形の第一領域とその領域に囲まれた区域内に第
一の不純物より拡散定数の小さい第二の不純物が導入さ
れた逆導電形の第二領域とをそれぞれ形成したのち、基
板上に逆導電形のエピタキシャル層を積層し、次いで加
熱により第一領域からエピタキシャル層表面に達する一
導電形のアイソレーション領域が形成されるまで不純物
拡散を行わせることにより、アイソレーション領域の面
積が基板との接合面においてエピタキシャル層表面にお
けるより大きくなって上記の目的を達成する。
第１図は本発明の一実施例を示し、第２図と共通の部分
に同一の符号が付されている。まずｔａｌに示す様にｐ
形番板１に酸化膜２をマスクとしてｎ゛埋め込み層３と
ともに、アイソレーション用ｐ４埋め込み層１６を形成
する０次にｎ形のエピタキシャル層４を堆積した後、加
熱によりｎ′″埋め込み層３とｐ゛埋め込み層１６の不
純物を拡散させる。 この拡散は、山）に示す様にアイソレーション領域め込
み層１６がエピタキシャル層４の表面に達してアイソレ
ーション領域６を形成するまで行う、この場合ｎ゛埋め
込み層３は表面まで達せず、エピタキシャルＩＷ４内の
所望の位置にとどまるように、ｎ′埋め込み層３に導入
される元素はｐ゛埋め込みＩＷ４に３入される元素より
拡散定数の小さいものを選ぶ、すなわちｎ’を里め込み
層にはアンチモン、ｐ゛埋め込み層にはほう素を導入す
る。アイソレーション領域６はエピタキシャル層４０表
面近傍においてほう素濃度が低くなるため、［０１に示
すようにベース領域８の拡散の際に同時に酸化膜５の窓
１７から拡散を行い、ｐ°層２６を形成して、アイソレ
ーション領域の高１度化を行う、以下ｆｄ＋に示すよう
にコレクタ、エミッタの形成を行うことは、第２図（ｄ
ｌに示した従来技術と同様である。 半導体集積回路は通常上の実施例のようにｐ形番板上に
ｎ形エピタキシャル層を成長させて製造するが、ｎ形番
板を用いてｐ形エピタキシャル層を積層する場合にもｐ
′埋め込み層にほう素、ｎ゛アイソレーシツン用埋込み
層にほう素より拡散定数の大きいりんを用いれば、本発
明の実施が可能である。 【発明の効果］ 本発明は、半導体集積回路の基板上のエピタキシャル層
へのアイソレーション領域の形成をエピタキシャル層の
表面からの不純物拡散によらないで、エピタキシャル成
長前の基板表面に形成された高不純物濃度領域からの拡
散によって形成することにより、エピタキシャル層と基
板との間の接合面積を減少させる。この結果、アイソレ
ーション領域に囲まれた区域に構成されるバイポーラト
ランジスタのコレクタ・基板接合容量が減少するので、
集積回路の高速化向上に対して極めて有効 、である。
に同一の符号が付されている。まずｔａｌに示す様にｐ
形番板１に酸化膜２をマスクとしてｎ゛埋め込み層３と
ともに、アイソレーション用ｐ４埋め込み層１６を形成
する０次にｎ形のエピタキシャル層４を堆積した後、加
熱によりｎ′″埋め込み層３とｐ゛埋め込み層１６の不
純物を拡散させる。 この拡散は、山）に示す様にアイソレーション領域め込
み層１６がエピタキシャル層４の表面に達してアイソレ
ーション領域６を形成するまで行う、この場合ｎ゛埋め
込み層３は表面まで達せず、エピタキシャルＩＷ４内の
所望の位置にとどまるように、ｎ′埋め込み層３に導入
される元素はｐ゛埋め込みＩＷ４に３入される元素より
拡散定数の小さいものを選ぶ、すなわちｎ’を里め込み
層にはアンチモン、ｐ゛埋め込み層にはほう素を導入す
る。アイソレーション領域６はエピタキシャル層４０表
面近傍においてほう素濃度が低くなるため、［０１に示
すようにベース領域８の拡散の際に同時に酸化膜５の窓
１７から拡散を行い、ｐ°層２６を形成して、アイソレ
ーション領域の高１度化を行う、以下ｆｄ＋に示すよう
にコレクタ、エミッタの形成を行うことは、第２図（ｄ
ｌに示した従来技術と同様である。 半導体集積回路は通常上の実施例のようにｐ形番板上に
ｎ形エピタキシャル層を成長させて製造するが、ｎ形番
板を用いてｐ形エピタキシャル層を積層する場合にもｐ
′埋め込み層にほう素、ｎ゛アイソレーシツン用埋込み
層にほう素より拡散定数の大きいりんを用いれば、本発
明の実施が可能である。 【発明の効果］ 本発明は、半導体集積回路の基板上のエピタキシャル層
へのアイソレーション領域の形成をエピタキシャル層の
表面からの不純物拡散によらないで、エピタキシャル成
長前の基板表面に形成された高不純物濃度領域からの拡
散によって形成することにより、エピタキシャル層と基
板との間の接合面積を減少させる。この結果、アイソレ
ーション領域に囲まれた区域に構成されるバイポーラト
ランジスタのコレクタ・基板接合容量が減少するので、
集積回路の高速化向上に対して極めて有効 、である。
第１図は本発明の一実施例の工程を順次示す断面図、第
２図は従来例の工程を順次示す断面図である。 ｌａｐ形基板基板：ｎ゛埋め込み層、４：ｎエピタキシ
ャル１５．６：アイソレーシツン３！域、８：ベース令
買域、９：エミッタｗｉ域、１６：アイソレーシ、ン用
ｐ′埋め込み層。 第１（１！
２図は従来例の工程を順次示す断面図である。 ｌａｐ形基板基板：ｎ゛埋め込み層、４：ｎエピタキシ
ャル１５．６：アイソレーシツン３！域、８：ベース令
買域、９：エミッタｗｉ域、１６：アイソレーシ、ン用
ｐ′埋め込み層。 第１（１！
Claims (1)
- １）一導電形の半導体基板上に設けられた逆導電形のエ
ピタキシャル層の一導電形のアイソレーション領域に囲
まれた区域内にバイポーラトランジスタを構成するに際
して、一導電形の半導体基板のその上にアイソレーショ
ン領域が形成される領域に第一の不純物の導入された一
導電形の第一領域と該領域に囲まれた区域内に第一の不
純物より拡散定数の小さい第二の不純物が導入された逆
導電形の第二の領域とをそれぞれ形成したのち、基板上
に逆導電形のエピタキシャル層を積層し、次いで加熱に
より第一領域からエピタキシャル層の表面に達する一導
電形のアイソレーシヨン領域が形成されるまで不純物拡
散を行わせることを特徴とする半導体集積回路の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25668684A JPS61134036A (ja) | 1984-12-05 | 1984-12-05 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25668684A JPS61134036A (ja) | 1984-12-05 | 1984-12-05 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134036A true JPS61134036A (ja) | 1986-06-21 |
Family
ID=17296061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25668684A Pending JPS61134036A (ja) | 1984-12-05 | 1984-12-05 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134036A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0398032A2 (en) * | 1989-04-20 | 1990-11-22 | Sanyo Electric Co., Ltd. | Method for manufacturing a semiconductor integrated circuit comprising an isolating region |
| EP0398291A2 (en) * | 1989-05-19 | 1990-11-22 | Sanyo Electric Co., Ltd. | Method for manufacturing a semiconductor integrated circuit |
| JPH03256331A (ja) * | 1990-03-06 | 1991-11-15 | Rohm Co Ltd | バイポーラｉｃの製造方法 |
| JP2007095827A (ja) * | 2005-09-27 | 2007-04-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
1984
- 1984-12-05 JP JP25668684A patent/JPS61134036A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0398032A2 (en) * | 1989-04-20 | 1990-11-22 | Sanyo Electric Co., Ltd. | Method for manufacturing a semiconductor integrated circuit comprising an isolating region |
| EP0398032B1 (en) * | 1989-04-20 | 2000-07-19 | Sanyo Electric Co., Ltd. | Method for manufacturing a semiconductor integrated circuit comprising an isolating region |
| EP0398291A2 (en) * | 1989-05-19 | 1990-11-22 | Sanyo Electric Co., Ltd. | Method for manufacturing a semiconductor integrated circuit |
| EP0398291B1 (en) * | 1989-05-19 | 2000-04-26 | Sanyo Electric Co., Ltd. | Method for manufacturing a semiconductor integrated circuit |
| JPH03256331A (ja) * | 1990-03-06 | 1991-11-15 | Rohm Co Ltd | バイポーラｉｃの製造方法 |
| JP2007095827A (ja) * | 2005-09-27 | 2007-04-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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