JPS6148968A - Ｉｉｌ半導体集積回路装置 - Google Patents
Ｉｉｌ半導体集積回路装置Info
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- JPS6148968A JPS6148968A JP59170693A JP17069384A JPS6148968A JP S6148968 A JPS6148968 A JP S6148968A JP 59170693 A JP59170693 A JP 59170693A JP 17069384 A JP17069384 A JP 17069384A JP S6148968 A JPS6148968 A JP S6148968A
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- Japan
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- iil
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- injector
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- Pending
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- 239000012535 impurity Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
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- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はＩＩＬ論理素子を構成するＩＩｌ、半導体集
積回路装置（以下ＩＩＬと称する）の性能の改善に関す
るものである。
積回路装置（以下ＩＩＬと称する）の性能の改善に関す
るものである。
従来例の構成とその問題点
従来のＩＩＬ基本構造は第１図のような断面構造である
。すなわち、これを製造工程順にのべるタキシャル層３
にＰ型拡散層４，５を同時に形成する。ここで、Ｐ型拡
散層針インジェクタとして働く横型ＰＮＰトランジスタ
のエミッタであり、また、Ｐ型拡散層６は同横型ＰＮＰ
トランジスタのコレクタおよびインバータとして働く
逆方向ＮＰＮトランジスタのベースである。そのあとイ
ンバータのコレクタとして働く第１のＮ＋型拡散層ｅと
第２のＮ 型拡散層７とを同時に、Ｐ型拡散層５内に形
成する。なお、８はインジェクタの出力端子、９はイン
バータのベース出力端子、１０は第１の出力端子、１１
は第２の出力端子である。
。すなわち、これを製造工程順にのべるタキシャル層３
にＰ型拡散層４，５を同時に形成する。ここで、Ｐ型拡
散層針インジェクタとして働く横型ＰＮＰトランジスタ
のエミッタであり、また、Ｐ型拡散層６は同横型ＰＮＰ
トランジスタのコレクタおよびインバータとして働く
逆方向ＮＰＮトランジスタのベースである。そのあとイ
ンバータのコレクタとして働く第１のＮ＋型拡散層ｅと
第２のＮ 型拡散層７とを同時に、Ｐ型拡散層５内に形
成する。なお、８はインジェクタの出力端子、９はイン
バータのベース出力端子、１０は第１の出力端子、１１
は第２の出力端子である。
１１Ｌを高速、低消費電力化するため、パターンの微細
化傾向が著しく、動作電流も５０〜１μＡ／ゲート と
低電流化傾向にある。
化傾向が著しく、動作電流も５０〜１μＡ／ゲート と
低電流化傾向にある。
高速化するための手法として、パターンを＠細化し、且
つエピタキシャル層３の比抵抗を高くして、接合容量を
／Ｊ’ｌさぐする方法がある。接合容量を小さくすれば
、とぐに低電流域でのＩＩＬ伝播遅延時間が改善される
。またＩＩＬ論理素子と同じエピタキシャル層中に構成
するリニア回路構成のバイポーラ素子、すなわちエピタ
キシャル層３の表面部にエミッタをもつ通常のバイポー
ラ素子のエミッタ・コレクタ間耐圧を高くするためにも
、エピタキシャル層３の比抵抗は高抵抗が必要である。
つエピタキシャル層３の比抵抗を高くして、接合容量を
／Ｊ’ｌさぐする方法がある。接合容量を小さくすれば
、とぐに低電流域でのＩＩＬ伝播遅延時間が改善される
。またＩＩＬ論理素子と同じエピタキシャル層中に構成
するリニア回路構成のバイポーラ素子、すなわちエピタ
キシャル層３の表面部にエミッタをもつ通常のバイポー
ラ素子のエミッタ・コレクタ間耐圧を高くするためにも
、エピタキシャル層３の比抵抗は高抵抗が必要である。
エピタキシャル層の比抵抗とＩＩＬ伝播遅延時間との関
係は、例えば第２図に示すようになる。
係は、例えば第２図に示すようになる。
横軸はゲート当りのインジェクタ電流で、縦軸はＩＩＬ
伝播遅延時間である。曲線Ａはエピタキシャル層比抵抗
０．６０−備の場合である。曲線Ｂはエピタキシャル層
比抵抗１．５０−備の場合である。
伝播遅延時間である。曲線Ａはエピタキシャル層比抵抗
０．６０−備の場合である。曲線Ｂはエピタキシャル層
比抵抗１．５０−備の場合である。
ＩＩＬ伝播遅延時間はＩＩＬ基本回路を奇数段構成にし
たリングオシレータの発振周波数を測定することによっ
て求められる。曲線Ａすなわちエピタキシャル層比抵抗
が低い場合は低電流域までングオシレータが発振し、Ｉ
ＩＬが安定動作している。しかし伝播遅延時間を改善す
べくエピタキシャル層比抵抗を高くすると曲線Ｂのよう
になり、点Ｃより低電流域ではリングオシレータが発振
しないという欠点がある。点Ｃより低電流域でも一点破
線で示すような特性が必要である。リングオシレータが
発振しないと、そのＩＩＬ回路は低電流域では動作しな
いという欠点がある。
たリングオシレータの発振周波数を測定することによっ
て求められる。曲線Ａすなわちエピタキシャル層比抵抗
が低い場合は低電流域までングオシレータが発振し、Ｉ
ＩＬが安定動作している。しかし伝播遅延時間を改善す
べくエピタキシャル層比抵抗を高くすると曲線Ｂのよう
になり、点Ｃより低電流域ではリングオシレータが発振
しないという欠点がある。点Ｃより低電流域でも一点破
線で示すような特性が必要である。リングオシレータが
発振しないと、そのＩＩＬ回路は低電流域では動作しな
いという欠点がある。
低電流域で動作しないのは、インバータとして働く逆方
向縦型ＮＰＮトランジスタのペース・エミッタ順方向電
圧とコレクタ電流との関係、およびインジェクタとして
働く横型ＰＮＰトランジスタのベース・エミッタ順方向
電圧とコレクタ電流との相対関係が、第３図に示すよう
に、低電流域で逆転しているためである。つまり同じベ
ース・エミッタ順方向電圧での逆方向ＮＰＮトランジス
タのコレクタ電流より横型ＰＮＰ トランジスタのコレ
クタ電流の方が大きくなっている低電流域が問題である
。この現象はエピタキシャル層比抵抗が高くなるにつれ
、逆方向ＮＰＮトランジスタのエミッタ注入効率が低下
すると同時に、横型ＰＮＰトランジスタのエミッタ注入
効率が向上しているために起こることである。このこと
は、横型ＰＮＰトランジスタのコレクタからペースへの
逆方向注入電流も無視出来なくなることを示している。
向縦型ＮＰＮトランジスタのペース・エミッタ順方向電
圧とコレクタ電流との関係、およびインジェクタとして
働く横型ＰＮＰトランジスタのベース・エミッタ順方向
電圧とコレクタ電流との相対関係が、第３図に示すよう
に、低電流域で逆転しているためである。つまり同じベ
ース・エミッタ順方向電圧での逆方向ＮＰＮトランジス
タのコレクタ電流より横型ＰＮＰ トランジスタのコレ
クタ電流の方が大きくなっている低電流域が問題である
。この現象はエピタキシャル層比抵抗が高くなるにつれ
、逆方向ＮＰＮトランジスタのエミッタ注入効率が低下
すると同時に、横型ＰＮＰトランジスタのエミッタ注入
効率が向上しているために起こることである。このこと
は、横型ＰＮＰトランジスタのコレクタからペースへの
逆方向注入電流も無視出来なくなることを示している。
すなわち第１図のインバータ出力端子９から、ベース５
に流入された電流の一部分がインジェクタのコレクタか
らペースに逆方向注入電流という無効電流となって損失
する。そのためインバータ出力端子９から流入した電流
が有効にインバータの動作ペース電流に寄与しないため
、ＩＩＬ回路として動作しなくなる。
に流入された電流の一部分がインジェクタのコレクタか
らペースに逆方向注入電流という無効電流となって損失
する。そのためインバータ出力端子９から流入した電流
が有効にインバータの動作ペース電流に寄与しないため
、ＩＩＬ回路として動作しなくなる。
発明の目的
本発明は、低電流域で動作しなくなるという問題点を改
良するもので、低電流域での動作を安定化させることの
できるＩＩＬ半導体集積回路装置を提供しようとするも
のである。
良するもので、低電流域での動作を安定化させることの
できるＩＩＬ半導体集積回路装置を提供しようとするも
のである。
発明の構成
本発明は、Ｐ型シリコン基板上の炉型埋込層を介して形
成されたＮ型エピタキシャル成長層中に、ＩＩＬインジ
ェクタとなる横型ＰＮＰ トランジスタと、ＩＩＬイン
バータとなる逆方向縦型ＮＰＮトランジスタとをそなえ
、前記インジェクタのエミッタ領域周辺のペース領域の
Ｎ型不純物濃度を前記エピタキシャル成長層のＮ型不純
物濃度より高くした構造の半導体集積回路であり、これ
により、ＩＩＬインジェクタのコレクタ・ベース逆方向
注入電流が顕著に減少し、ＩＩＬの低電流域でのＩＩＬ
の安定動作が可能になる。
成されたＮ型エピタキシャル成長層中に、ＩＩＬインジ
ェクタとなる横型ＰＮＰ トランジスタと、ＩＩＬイン
バータとなる逆方向縦型ＮＰＮトランジスタとをそなえ
、前記インジェクタのエミッタ領域周辺のペース領域の
Ｎ型不純物濃度を前記エピタキシャル成長層のＮ型不純
物濃度より高くした構造の半導体集積回路であり、これ
により、ＩＩＬインジェクタのコレクタ・ベース逆方向
注入電流が顕著に減少し、ＩＩＬの低電流域でのＩＩＬ
の安定動作が可能になる。
実施例の説明
第４図の実施例断面図を参照して、本発明の詳細な説明
する。
する。
Ｐ型基板１上にＮ 型埋込層２をもうけて、Ｎ型エピタ
キシャル層３１ を成長させる。そのときの比抵抗はイ
ンバータ領域の不純物濃度Ｎ１に相当するものである。
キシャル層３１ を成長させる。そのときの比抵抗はイ
ンバータ領域の不純物濃度Ｎ１に相当するものである。
そして、このエピタキシャル成長層３１ の形成のあと
、インジェクタのエミッタ領域４の周辺部分に関して、
通常のＮウェル形成法あるいは埋込みＮウェル形成法な
どによって、少し高い不純物濃度Ｎ２の領域３２を形成
する。
、インジェクタのエミッタ領域４の周辺部分に関して、
通常のＮウェル形成法あるいは埋込みＮウェル形成法な
どによって、少し高い不純物濃度Ｎ２の領域３２を形成
する。
次にＰ型拡散層４．５を形成し、そのあとＮ＋型キ邦散
層６．了を形成する。領域３１の濃度Ｎ１と領域３２の
濃度Ｎ２の関係はＮ２≧Ｎ１である。これにより、ペー
ス接地ＰＮＰ トランジスタのコレクタ・ベース逆方向
注入電流はほとんどなくなる。
層６．了を形成する。領域３１の濃度Ｎ１と領域３２の
濃度Ｎ２の関係はＮ２≧Ｎ１である。これにより、ペー
ス接地ＰＮＰ トランジスタのコレクタ・ベース逆方向
注入電流はほとんどなくなる。
発明の詳細
な説明したように本発明によれば、インジェクタのコレ
クタ・ベース逆方向注入電流を無視出来るほど少くする
ことができ、ＩＩＬの低電流域でのＩＩＬの安定動作が
可能である。
クタ・ベース逆方向注入電流を無視出来るほど少くする
ことができ、ＩＩＬの低電流域でのＩＩＬの安定動作が
可能である。
第１図は従来例のＩＩＬ構造断面図、第２図は従来例Ｉ
ＩＬのインジェクタ電流と伝播遅延時間との関係を示す
特性図、第３図は従来例ＩＩＬの逆方向ＮＰＮトランジ
スタと横型ＰＮＰ トランジスタの順方向電圧とコレク
タ電流の関係を示す特性図、第４図は本発明実施例のＩ
ＩＬ構造断面図である。 １・・・・・・基板、２・・・・・・埋込層、３・・・
・・・エピタキシャル層、４・・・・・・インジェクタ
のエミッタ、６・・・・・・インジェクタのペースおよ
びコンバータのペース、今、７・・・・・・インバータ
のコレクタ、８，９，１０゜１１・・・・・・ＩＩＬの
各出力端子、３１ ・・・・・・インバータのエミッタ
領域、３２・・山・インバータのペース領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 嬉 ２ 図 インジ゛エクク４ｔシ九７（、メａＡ／ゲニト）第３図 第４図
ＩＬのインジェクタ電流と伝播遅延時間との関係を示す
特性図、第３図は従来例ＩＩＬの逆方向ＮＰＮトランジ
スタと横型ＰＮＰ トランジスタの順方向電圧とコレク
タ電流の関係を示す特性図、第４図は本発明実施例のＩ
ＩＬ構造断面図である。 １・・・・・・基板、２・・・・・・埋込層、３・・・
・・・エピタキシャル層、４・・・・・・インジェクタ
のエミッタ、６・・・・・・インジェクタのペースおよ
びコンバータのペース、今、７・・・・・・インバータ
のコレクタ、８，９，１０゜１１・・・・・・ＩＩＬの
各出力端子、３１ ・・・・・・インバータのエミッタ
領域、３２・・山・インバータのペース領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 嬉 ２ 図 インジ゛エクク４ｔシ九７（、メａＡ／ゲニト）第３図 第４図
Claims (1)
- Ｐ型シリコン基板上のＮ＾＋型埋込層を介して形成され
たＮ型エピタキシャル成長層中に、ＩＩＬインジェクタ
となる横型ＰＮＰトランジスタと、ＩＩＬインバータと
なる逆方向縦型ＮＰＮトランジスタとをそなえ、前記イ
ンジェクタのエミッタ領域周辺のベース領域のＮ型不純
物濃度を前記エピタキシャル成長層のＮ型不純物濃度よ
り高くしたことを特徴とするＩＩＬ半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170693A JPS6148968A (ja) | 1984-08-16 | 1984-08-16 | Ｉｉｌ半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170693A JPS6148968A (ja) | 1984-08-16 | 1984-08-16 | Ｉｉｌ半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148968A true JPS6148968A (ja) | 1986-03-10 |
Family
ID=15909645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59170693A Pending JPS6148968A (ja) | 1984-08-16 | 1984-08-16 | Ｉｉｌ半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148968A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994015360A1 (en) * | 1992-12-25 | 1994-07-07 | Nippondenso Co., Ltd. | Semiconductor device |
| US5644157A (en) * | 1992-12-25 | 1997-07-01 | Nippondenso Co., Ltd. | High withstand voltage type semiconductor device having an isolation region |
| US6242792B1 (en) | 1996-07-02 | 2001-06-05 | Denso Corporation | Semiconductor device having oblique portion as reflection |
-
1984
- 1984-08-16 JP JP59170693A patent/JPS6148968A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994015360A1 (en) * | 1992-12-25 | 1994-07-07 | Nippondenso Co., Ltd. | Semiconductor device |
| US5644157A (en) * | 1992-12-25 | 1997-07-01 | Nippondenso Co., Ltd. | High withstand voltage type semiconductor device having an isolation region |
| US6242792B1 (en) | 1996-07-02 | 2001-06-05 | Denso Corporation | Semiconductor device having oblique portion as reflection |
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