JPS59979B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS59979B2 JPS59979B2 JP51160285A JP16028576A JPS59979B2 JP S59979 B2 JPS59979 B2 JP S59979B2 JP 51160285 A JP51160285 A JP 51160285A JP 16028576 A JP16028576 A JP 16028576A JP S59979 B2 JPS59979 B2 JP S59979B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0244—I2L structures integrated in combination with analog structures
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- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は通常のバイポーラロジックと１２Ｌ１０（Ｉｎ
ｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎＬｏｇｉｃ）とを
１チップ内に混在させ得る半導体集積回路（ＩＣ）に関
する。
ｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎＬｏｇｉｃ）とを
１チップ内に混在させ得る半導体集積回路（ＩＣ）に関
する。
Ｉ２Ｌは一般のバイポーラロジック、特にＴＴＬ（Ｔｒ
ａｎｓｉｓｔｏｒＴｒａｎｓｉｓｔｏｒＬｏｇｉｃ）に
比し、論理１５レベル及び振幅が小さいため、一般の用
途に対してはレベルシフトが必要になることが多い。
ａｎｓｉｓｔｏｒＴｒａｎｓｉｓｔｏｒＬｏｇｉｃ）に
比し、論理１５レベル及び振幅が小さいため、一般の用
途に対してはレベルシフトが必要になることが多い。
このレベルシフトを行なうインターフェースは耐圧の点
で、通常のバイポーラ素子が必要である。更にＩ２Ｌの
応用面を広げるためには、インターフエマ０−スだけで
なくＴＴＬやＣＭＬ（ＣｕｒｒｅｎｔＭｏｄｅＬｏｇｉ
ｃ）等の通常のバイポーラロジックと１２Ｌを同一チッ
プに共存させた方が便利である。この場合Ｉ２Ｌは従来
のバイポーラＩＣの製造工程に新規工程を追加すること
なく同一チップ内に形成可能であＶ）この点がＩ２Ｌの
利点の１つに挙げられている。第１図に通常のバイポー
ラトランジスタから成るＴＴＬと１２Ｌとを同一チップ
内に作り込んだ従来のＩＣの構造断面を示す。
で、通常のバイポーラ素子が必要である。更にＩ２Ｌの
応用面を広げるためには、インターフエマ０−スだけで
なくＴＴＬやＣＭＬ（ＣｕｒｒｅｎｔＭｏｄｅＬｏｇｉ
ｃ）等の通常のバイポーラロジックと１２Ｌを同一チッ
プに共存させた方が便利である。この場合Ｉ２Ｌは従来
のバイポーラＩＣの製造工程に新規工程を追加すること
なく同一チップ内に形成可能であＶ）この点がＩ２Ｌの
利点の１つに挙げられている。第１図に通常のバイポー
ラトランジスタから成るＴＴＬと１２Ｌとを同一チップ
内に作り込んだ従来のＩＣの構造断面を示す。
同図にて、１点鎖線より左側はＴＴＬ、右側はＩ２Ｌで
あＶ、Ｅ、Ｅ４はエミッタ、Ｂ、Ｂ、、Ｂ２はベース、
Ｃ、Ｃ１〜Ｃ８はコレクタ、Ｅｐはインジェクタを示す
。この図から明らかな如く、１２Ｌでは埋没層Ｎ＋ｂを
エミッタとする逆方向トランジスタが用１５いられてお
り、ＴＴＬにおけるようなアイソレーシヨン領域は不要
となつている。また構上の相違を除けばＴＴＬの製造工
程に何ら新たな工程を追加することなくＩ２Ｌを同時に
作り込めることが判る。しかしこの場合１２Ｌの特性、
特にスイツチングスピードを決めるデイレータイムＴ，
ｄを改良することは困難である。
あＶ、Ｅ、Ｅ４はエミッタ、Ｂ、Ｂ、、Ｂ２はベース、
Ｃ、Ｃ１〜Ｃ８はコレクタ、Ｅｐはインジェクタを示す
。この図から明らかな如く、１２Ｌでは埋没層Ｎ＋ｂを
エミッタとする逆方向トランジスタが用１５いられてお
り、ＴＴＬにおけるようなアイソレーシヨン領域は不要
となつている。また構上の相違を除けばＴＴＬの製造工
程に何ら新たな工程を追加することなくＩ２Ｌを同時に
作り込めることが判る。しかしこの場合１２Ｌの特性、
特にスイツチングスピードを決めるデイレータイムＴ，
ｄを改良することは困難である。
Ｉ２Ｌのスイツチングトランジスタには第１図に見られ
る如く通常逆動作ＮＰＮトランジスタを使うため、通常
の順方向トランジスタに比し、Ｔ，ｄの遅いのが欠点で
ある。１２Ｌｆ）Ｔ，ｄの５０％以上は埋没層Ｎ＋ｂと
ベース層（Ｐ＋層）間のＮ−エピタキシヤル層における
正孔の蓄積時間によつて支配されている。
る如く通常逆動作ＮＰＮトランジスタを使うため、通常
の順方向トランジスタに比し、Ｔ，ｄの遅いのが欠点で
ある。１２Ｌｆ）Ｔ，ｄの５０％以上は埋没層Ｎ＋ｂと
ベース層（Ｐ＋層）間のＮ−エピタキシヤル層における
正孔の蓄積時間によつて支配されている。
従つて１２Ｌｆ）Ｔｐｄを小さくする最も簡単で且つ有
効な方法は埋没層Ｎ＋ｂにベース層（Ｐ＋層）を接触さ
せるか、もしくはベース層（Ｐ力響）直下のＮ−エピタ
キシヤル層を出来るだけ薄くすることである。しかしこ
のようにするとＴＴＬにおけるトランジスタの耐圧が下
つてしまう。ＴＴＬの電源電圧は＋７Ｖまでは保証され
ているからトランジスタのコレクタ耐圧は少なくとも１
０Ｖ以上は必要である。しかるにＴＴＬにおけるトラン
ジスタの耐圧はほぼベースのｐ＋層直下のコレクタ領域
（Ｎ−エピタキシヤル層）の不純物濃度で決まつている
ため、このＮ−エピタキシャル層が無くなると１０Ｖ以
上の耐圧確保は非常に困難となる。このようにＴＴＬと
１２Ｌを同一チツプ内に設けた従来の１Ｃでは、ＴＴＬ
の耐圧と１２Ｌｆ）Ｔ，ｄが両立しない欠点があつた。
１２Ｌのゲート当リのＴｐｄは少数キヤリアのライフタ
イムをτ、エミツタ接地電流増幅率をβとすると大路次
の関係がある。
効な方法は埋没層Ｎ＋ｂにベース層（Ｐ＋層）を接触さ
せるか、もしくはベース層（Ｐ力響）直下のＮ−エピタ
キシヤル層を出来るだけ薄くすることである。しかしこ
のようにするとＴＴＬにおけるトランジスタの耐圧が下
つてしまう。ＴＴＬの電源電圧は＋７Ｖまでは保証され
ているからトランジスタのコレクタ耐圧は少なくとも１
０Ｖ以上は必要である。しかるにＴＴＬにおけるトラン
ジスタの耐圧はほぼベースのｐ＋層直下のコレクタ領域
（Ｎ−エピタキシヤル層）の不純物濃度で決まつている
ため、このＮ−エピタキシャル層が無くなると１０Ｖ以
上の耐圧確保は非常に困難となる。このようにＴＴＬと
１２Ｌを同一チツプ内に設けた従来の１Ｃでは、ＴＴＬ
の耐圧と１２Ｌｆ）Ｔ，ｄが両立しない欠点があつた。
１２Ｌのゲート当リのＴｐｄは少数キヤリアのライフタ
イムをτ、エミツタ接地電流増幅率をβとすると大路次
の関係がある。
゛ＶＰ
ここで、τにはベース層中の電子及びＮ−エビタキシヤ
ル層中の正孔のライフタイムが含まれており、βは通常
の順方向トランジスタでは逆方向の電流増幅率に相当す
る。
ル層中の正孔のライフタイムが含まれており、βは通常
の順方向トランジスタでは逆方向の電流増幅率に相当す
る。
従つてＴ，ｄを小さくするためにはτを小さく、βを大
きくすればよい。１２Ｌのスイツチングトランジスタに
おいてベース層直下のＮ一層を無くすことは、τの値の
５０％以上を占めるＮ一層中の正孔のライフタイムをほ
ぼＯにすることを意味し、更にはエミツタ・ベース接合
付近のエミツタ不純物濃度を増大させてエミツタ注入効
率を上げ、βを大きくすることを意味している。
きくすればよい。１２Ｌのスイツチングトランジスタに
おいてベース層直下のＮ一層を無くすことは、τの値の
５０％以上を占めるＮ一層中の正孔のライフタイムをほ
ぼＯにすることを意味し、更にはエミツタ・ベース接合
付近のエミツタ不純物濃度を増大させてエミツタ注入効
率を上げ、βを大きくすることを意味している。
これによＶＴ，ｄの改善が可能でフある。
また第１図の１２Ｌの構造ではスイツチングトランジス
タにおけるベースｐ＋層中には電子に対して表面から下
へ向つて力漣するドリフト電界が出来ている。
タにおけるベースｐ＋層中には電子に対して表面から下
へ向つて力漣するドリフト電界が出来ている。
これは不純物拡散により表面から下へ向つて低くなる不
純物濃度分布が形成されたことによつて出来たものであ
る。このドリフト電界によつて、エミツタ（Ｎ−エピタ
キシャル層）からベース（Ｐ＋層）へ注入された電子は
コレクタ（Ｎ＋拡散層）から押し戻ひれるような力を受
け、その結果ベース中のライフタイムは大きく且つβは
小さくなる。これに対しベース中のドリフト電界が電子
を表面に向つて加速するようにしてやれば、その分だけ
ベース幅が狭くなつたことになりβは向上し、τは小さ
くなる。かかる点を考慮して、１２Ｌのスイツチングト
ランジスタにおけるベース層を埋没層で構成したものが
提案されている（特願昭５０−１５９００２）。即ち埋
没層ではその上のエピタキシヤル層へ不純物が拡散する
ため、表面へ向つて不純物濃度が次第に低下する分布が
形成されており、ここに出来るドリフト電界はエミツタ
から注入された電子をコレクタへ向つて加速するように
作用する。
純物濃度分布が形成されたことによつて出来たものであ
る。このドリフト電界によつて、エミツタ（Ｎ−エピタ
キシャル層）からベース（Ｐ＋層）へ注入された電子は
コレクタ（Ｎ＋拡散層）から押し戻ひれるような力を受
け、その結果ベース中のライフタイムは大きく且つβは
小さくなる。これに対しベース中のドリフト電界が電子
を表面に向つて加速するようにしてやれば、その分だけ
ベース幅が狭くなつたことになりβは向上し、τは小さ
くなる。かかる点を考慮して、１２Ｌのスイツチングト
ランジスタにおけるベース層を埋没層で構成したものが
提案されている（特願昭５０−１５９００２）。即ち埋
没層ではその上のエピタキシヤル層へ不純物が拡散する
ため、表面へ向つて不純物濃度が次第に低下する分布が
形成されており、ここに出来るドリフト電界はエミツタ
から注入された電子をコレクタへ向つて加速するように
作用する。
従つて、この逆方向トランジスタではτを小さく、βを
大きくすることが出来る。更にこのベース層（埋没層）
をエミツタとするＮ＋基板（Ｎ＋埋没層）に接するよう
に形成することによＶ）Ｔ，ｄを一層改善することが出
米る。本発明は以上の諸点を考慮し、順方向トランジス
タと逆方向トランジスタとを同一チツプ内に含むＩＣに
おいて、順方向トランジスタのコレクタ耐圧を低下させ
ることなく逆方向トランジスタのＴ，ｄを著しく改善す
ると共に、通常のバィボーラＩＣに比較して工程を複雑
化することなしに製造できるようにした新規な集積回路
を提供せんとするものである。
大きくすることが出来る。更にこのベース層（埋没層）
をエミツタとするＮ＋基板（Ｎ＋埋没層）に接するよう
に形成することによＶ）Ｔ，ｄを一層改善することが出
米る。本発明は以上の諸点を考慮し、順方向トランジス
タと逆方向トランジスタとを同一チツプ内に含むＩＣに
おいて、順方向トランジスタのコレクタ耐圧を低下させ
ることなく逆方向トランジスタのＴ，ｄを著しく改善す
ると共に、通常のバィボーラＩＣに比較して工程を複雑
化することなしに製造できるようにした新規な集積回路
を提供せんとするものである。
本発明による半導体集積回路は、第１導電型半導体基板
と、該基板上の第１導電型とは逆の第２導電型エピタキ
シャル層と、該基板及びエピタキシャル層の界面付近に
埋設された高不純物濃度の第２導電型埋没層複数と、前
記界面付近に埋設され前記第２導電型埋没層よりもエピ
タキシヤル層表面近くまで延びる第１導電型埋没複数と
、前記第２導電型埋没層に達せず且つ前記第１導電型埋
没層に達し得る深さの第１導電型拡散（注入）層複数と
を備え、下記イ）及び口）のトランジスメイ）環状の前
記第１導電型埋没層とこれに接する環状の前記第１導電
型拡散（注入）層とから成るアイソレーシヨン領域で囲
まれた領域に、前記第２導電型埋没層から成るコレクタ
埋没層と、該コレクタ埋没層上の前記第１導電型拡散（
注入）層で構成されるベース領域とを有する順方向トラ
ンジスタ、及び ロ）前記第２導電型埋没層で構成されるエミツタ領域と
、該エミツタ領域に接してその上に設けられた前記第１
導電型埋没層及びこれに接する環状の前記第１導電型拡
散（注入）層で構成されるベース領域とを有する逆方向
トランジスタを同一基板上に具備することを特徴とする
ものであり、以下これを図面に沿つて詳細に説明する。
と、該基板上の第１導電型とは逆の第２導電型エピタキ
シャル層と、該基板及びエピタキシャル層の界面付近に
埋設された高不純物濃度の第２導電型埋没層複数と、前
記界面付近に埋設され前記第２導電型埋没層よりもエピ
タキシヤル層表面近くまで延びる第１導電型埋没複数と
、前記第２導電型埋没層に達せず且つ前記第１導電型埋
没層に達し得る深さの第１導電型拡散（注入）層複数と
を備え、下記イ）及び口）のトランジスメイ）環状の前
記第１導電型埋没層とこれに接する環状の前記第１導電
型拡散（注入）層とから成るアイソレーシヨン領域で囲
まれた領域に、前記第２導電型埋没層から成るコレクタ
埋没層と、該コレクタ埋没層上の前記第１導電型拡散（
注入）層で構成されるベース領域とを有する順方向トラ
ンジスタ、及び ロ）前記第２導電型埋没層で構成されるエミツタ領域と
、該エミツタ領域に接してその上に設けられた前記第１
導電型埋没層及びこれに接する環状の前記第１導電型拡
散（注入）層で構成されるベース領域とを有する逆方向
トランジスタを同一基板上に具備することを特徴とする
ものであり、以下これを図面に沿つて詳細に説明する。
第２図は本発明実施例による集積回路の要部構造断面を
示す図であリ、前図と同様に１点鎖線の左側はＴＴＬ、
右側はＩ２Ｌを示している。
示す図であリ、前図と同様に１点鎖線の左側はＴＴＬ、
右側はＩ２Ｌを示している。
同図にて１はＰ型シリコン基板、２はＮ＋型の埋没層（
Ｎ＋ｂ）、３はＰ＋型の埋没層（Ｐ＋ｂ）、４はＮ一型
エピタキシヤル層、５，１５はＮ＋型の（コレクタ）コ
ンタクト拡散層、６，６′，１６，１６′はｐ＋型の（
ベース）拡散層、７，１７はＮ＋型のエミツタ（コレク
タ）拡散層、８は絶縁膜、Ｅ，Ｅｌはエミッタ、Ｂ，Ｂ
ｌ，Ｂ２はベース、Ｃ，Ｃｌ，Ｃ２はコレクタ、Ｅｐは
インジエクタである。第２図ではＴＴＬ部分においては
１個の順方向トランジスタ、Ｉ２Ｌ部分においては２個
の逆方向トランジスタとインジエクタＥｐのＰ±型拡散
層６′をエミツタ、Ｎ一型エピタキシヤル層４をベース
、及び逆方向トランジスタのベースｐ＋層６をコレクタ
として兼用する横方向トランジスタとが図示されている
。第２図におけるＩ２Ｌ部分を説明するに、高不純物濃
度のＮ＋ｂ埋没層２はスイツチングトランジスタである
逆方向トランジスタのエミッタとして働らくもので、こ
れはコンタクト拡散層５を介してエミツタ端子Ｅ１に引
出されて接地される。
Ｎ＋ｂ）、３はＰ＋型の埋没層（Ｐ＋ｂ）、４はＮ一型
エピタキシヤル層、５，１５はＮ＋型の（コレクタ）コ
ンタクト拡散層、６，６′，１６，１６′はｐ＋型の（
ベース）拡散層、７，１７はＮ＋型のエミツタ（コレク
タ）拡散層、８は絶縁膜、Ｅ，Ｅｌはエミッタ、Ｂ，Ｂ
ｌ，Ｂ２はベース、Ｃ，Ｃｌ，Ｃ２はコレクタ、Ｅｐは
インジエクタである。第２図ではＴＴＬ部分においては
１個の順方向トランジスタ、Ｉ２Ｌ部分においては２個
の逆方向トランジスタとインジエクタＥｐのＰ±型拡散
層６′をエミツタ、Ｎ一型エピタキシヤル層４をベース
、及び逆方向トランジスタのベースｐ＋層６をコレクタ
として兼用する横方向トランジスタとが図示されている
。第２図におけるＩ２Ｌ部分を説明するに、高不純物濃
度のＮ＋ｂ埋没層２はスイツチングトランジスタである
逆方向トランジスタのエミッタとして働らくもので、こ
れはコンタクト拡散層５を介してエミツタ端子Ｅ１に引
出されて接地される。
周知の如く１２Ｌでは各スイツチングトランジスタのエ
ミツタを共通に接続し得、アイソレーシヨンは不要であ
る。このＮ＋ｂ埋没層２に接してその上にｐ＋ｂ埋没層
３が設けられておリ、これに接する環状のｐ＋型拡散層
６と共に逆方向トランジスタのベース領域として働らく
。この計型拡散層６及びｐ＋ｂ埋没層３のＰ型不純物濃
度は格別高いものとする必要はない。またインジエクタ
とするｐ＋拡散層６下のｐ＋ｂ埋没層３及びＮ＋ｂ埋没
層２下のｐ＋ｂ埋没層３は省いてもよい。環状のｐ＋型
拡散層６とｐ＋ｂ埋没層３によリ囲まれたＮ一型エピタ
キシヤル層４は逆方向トランジスタのコレクタ領域とし
て働らくもので、その電極コンタクト部にＴ拡散層７を
設けずにコレクタＣ２の如くシヨツトキ接触させること
により、シヨツトキダイオードを挿入することもできる
。かかる逆方向トランジスタではベース領域となるｐ＋
′ｂ埋没層３において、不純物が表面に向つて拡散して
次第に低くなる濃度分布が形成されており、従つて電子
に対して上向きのドリフト電界を生じているためＴ，ｄ
は減少される。
ミツタを共通に接続し得、アイソレーシヨンは不要であ
る。このＮ＋ｂ埋没層２に接してその上にｐ＋ｂ埋没層
３が設けられておリ、これに接する環状のｐ＋型拡散層
６と共に逆方向トランジスタのベース領域として働らく
。この計型拡散層６及びｐ＋ｂ埋没層３のＰ型不純物濃
度は格別高いものとする必要はない。またインジエクタ
とするｐ＋拡散層６下のｐ＋ｂ埋没層３及びＮ＋ｂ埋没
層２下のｐ＋ｂ埋没層３は省いてもよい。環状のｐ＋型
拡散層６とｐ＋ｂ埋没層３によリ囲まれたＮ一型エピタ
キシヤル層４は逆方向トランジスタのコレクタ領域とし
て働らくもので、その電極コンタクト部にＴ拡散層７を
設けずにコレクタＣ２の如くシヨツトキ接触させること
により、シヨツトキダイオードを挿入することもできる
。かかる逆方向トランジスタではベース領域となるｐ＋
′ｂ埋没層３において、不純物が表面に向つて拡散して
次第に低くなる濃度分布が形成されており、従つて電子
に対して上向きのドリフト電界を生じているためＴ，ｄ
は減少される。
またベース・エミッタ接合におけるエミッタ側（▼ｂ埋
没層２）の不純物濃度が高いためエミツタ注入効率は向
上し、総じてＴ，ｄは著しく改善される。次にＴＴＬ部
分を説明するに、ここに形成されるトランジスタは通常
のバイポーラＩＣにおけるトランジスタと同一の構成を
持つものであり、ただアイソレーシヨン領域が通常とは
異なるのみである。即ち、Ｐ型シリコン基板１とＮ一型
エピタキシャル層４との界面付近に高不純物濃度のコレ
クタ埋没層（Ｎ＋ｂ）１２が設けられ、コレクタ領域と
するＮ―見エピタキシヤル層４内に図示の如くｐ＋型ベ
ース拡散層１６、Ｎ＋型エミツタ拡散層１７が形成され
る。またコレクタ電極下にはコレクタコンタクト拡散層
（Ｎ＋ＣＣ）１５及びエミツタ拡散によるＮ＋型拡散層
１７とを設けるようにしてよい。一方アイソレーシヨン
に関しては、Ｐ型基板１とＮ一型エピタキシャル層４の
界面に設けられた環状のｐ＋ｂ埋没層１３、及びこれに
底部が接する環状のｐ＋型拡散層１６″がその役割を果
している。このＴＴＬ部分における順方向トランジスタ
は、第２図からも明らかな通リ、ｐ＋型ベース拡散層１
６とＮ＋ｂコレクタ埋没層１２間にＮ二型エピタキシヤ
ル層４が存在するため十分高いコレクタ耐圧を確保する
ことができる。第２図のＩＣにおいて、Ｎ＋ｂ埋没層２
，１２ｐ＋ｂ埋没層３，１３、Ｎ＋ＣＣ拡散層５，１５
、ｐ＋拡散層６，６′，１６，１６滅いはＮ＋拡散層７
，１７は夫々同時に形成され得る。従つて通常のパイポ
ーラＩＣと製造工程を比較してみると、ｐ＋ｂ埋没層３
，１３形成の工程が新たに追加されるが、長時間を要す
るアイソレーシヨン拡散工程は不要となつてお９、この
点ではむしろ有利である。以上の説明から本発明による
集積回路は、順方向トランジスタの高いコレクタ耐圧を
確保したままで逆方向トランジスタのＴ，ｄが著しく改
善され、しかも通常のバイボーラＩＣに比べて何ら程を
複雑化することなく製造できる利点を有することが理解
されよう。
没層２）の不純物濃度が高いためエミツタ注入効率は向
上し、総じてＴ，ｄは著しく改善される。次にＴＴＬ部
分を説明するに、ここに形成されるトランジスタは通常
のバイポーラＩＣにおけるトランジスタと同一の構成を
持つものであり、ただアイソレーシヨン領域が通常とは
異なるのみである。即ち、Ｐ型シリコン基板１とＮ一型
エピタキシャル層４との界面付近に高不純物濃度のコレ
クタ埋没層（Ｎ＋ｂ）１２が設けられ、コレクタ領域と
するＮ―見エピタキシヤル層４内に図示の如くｐ＋型ベ
ース拡散層１６、Ｎ＋型エミツタ拡散層１７が形成され
る。またコレクタ電極下にはコレクタコンタクト拡散層
（Ｎ＋ＣＣ）１５及びエミツタ拡散によるＮ＋型拡散層
１７とを設けるようにしてよい。一方アイソレーシヨン
に関しては、Ｐ型基板１とＮ一型エピタキシャル層４の
界面に設けられた環状のｐ＋ｂ埋没層１３、及びこれに
底部が接する環状のｐ＋型拡散層１６″がその役割を果
している。このＴＴＬ部分における順方向トランジスタ
は、第２図からも明らかな通リ、ｐ＋型ベース拡散層１
６とＮ＋ｂコレクタ埋没層１２間にＮ二型エピタキシヤ
ル層４が存在するため十分高いコレクタ耐圧を確保する
ことができる。第２図のＩＣにおいて、Ｎ＋ｂ埋没層２
，１２ｐ＋ｂ埋没層３，１３、Ｎ＋ＣＣ拡散層５，１５
、ｐ＋拡散層６，６′，１６，１６滅いはＮ＋拡散層７
，１７は夫々同時に形成され得る。従つて通常のパイポ
ーラＩＣと製造工程を比較してみると、ｐ＋ｂ埋没層３
，１３形成の工程が新たに追加されるが、長時間を要す
るアイソレーシヨン拡散工程は不要となつてお９、この
点ではむしろ有利である。以上の説明から本発明による
集積回路は、順方向トランジスタの高いコレクタ耐圧を
確保したままで逆方向トランジスタのＴ，ｄが著しく改
善され、しかも通常のバイボーラＩＣに比べて何ら程を
複雑化することなく製造できる利点を有することが理解
されよう。
次に第３図ａ−ｅに沿つて第２図のＩＣを製造する程の
一例を順次説明する。
一例を順次説明する。
先ず、Ｐ型シリコン基板１表面をＳｉＯ：Ｓのような拡
散マスクで覆つて、その開口部よりＮ＋ｂ拡散を行なう
。
散マスクで覆つて、その開口部よりＮ＋ｂ拡散を行なう
。
この拡散では、不純物としてアンチモン（Ｓｂ）、砒素
（Ａｓ）等の拡散係数小なるものを使用し、高濃度拡散
を行なう。次に別の拡散マスク２０を用いてｐ＋ｂ拡散
を行なう（第３図ａ）。ここではボローン（Ｂ）の如き
Ｎｌｂ拡散よりも拡散係数大のＰ型不純物を用い且つＸ
ｊよりは低い濃度となるように拡散を行なう。次いで基
板表面の拡散マスク２０を除去した後Ｎ一型エピタキシ
ャル層を成長させる（第３図ｂ）この成長過程において
、Ｎ＋ｂ層及びＰｔ層はその中の不純物が上方拡散する
ため表面へ向つて這上つて来る。その後基板上に新たな
拡散マスクとする絶縁膜（ＳｉＯ２膜）２１を形成し、
これに開口を設けてリン（Ｐ）を拡散し、Ｎｔ層に達す
るように？Ｃｃ層を形成する（第３図ｃ）。
（Ａｓ）等の拡散係数小なるものを使用し、高濃度拡散
を行なう。次に別の拡散マスク２０を用いてｐ＋ｂ拡散
を行なう（第３図ａ）。ここではボローン（Ｂ）の如き
Ｎｌｂ拡散よりも拡散係数大のＰ型不純物を用い且つＸ
ｊよりは低い濃度となるように拡散を行なう。次いで基
板表面の拡散マスク２０を除去した後Ｎ一型エピタキシ
ャル層を成長させる（第３図ｂ）この成長過程において
、Ｎ＋ｂ層及びＰｔ層はその中の不純物が上方拡散する
ため表面へ向つて這上つて来る。その後基板上に新たな
拡散マスクとする絶縁膜（ＳｉＯ２膜）２１を形成し、
これに開口を設けてリン（Ｐ）を拡散し、Ｎｔ層に達す
るように？Ｃｃ層を形成する（第３図ｃ）。
これは通常のコレクタコンタクト拡散に相当する程であ
る。この拡散処理中にもＮ＋ｂ層及び】）層が這上つて
米る。ここでＮｆｂ層がｐ＋ｂ層を追い越さないように
、且つＰ＋ｂ層の濃度がＸｊ層よりも低くなるように、
第３図ａの程における不純物の種類及び拡散濃度を調節
しておく必要がある。従つて先に挙げたような不純物を
使用し、且つｐ＋ｂ層の不純物量をＮ＋ｂ層のそれより
も小さくしておくことが望ましい。次に絶縁膜２１に再
び開口を設けてこれを拡散マスクとし、所定領域にボロ
ン（Ｂ）を拡散して２＋領域６，６″，１６，１６″を
形成する（第３図ｄ）。
る。この拡散処理中にもＮ＋ｂ層及び】）層が這上つて
米る。ここでＮｆｂ層がｐ＋ｂ層を追い越さないように
、且つＰ＋ｂ層の濃度がＸｊ層よりも低くなるように、
第３図ａの程における不純物の種類及び拡散濃度を調節
しておく必要がある。従つて先に挙げたような不純物を
使用し、且つｐ＋ｂ層の不純物量をＮ＋ｂ層のそれより
も小さくしておくことが望ましい。次に絶縁膜２１に再
び開口を設けてこれを拡散マスクとし、所定領域にボロ
ン（Ｂ）を拡散して２＋領域６，６″，１６，１６″を
形成する（第３図ｄ）。
ｐ＋ｂ層に達するｐ＋領域１６′はＰ有層と共に環状を
なし、基板のＰ領域と共にＴＴＬの分離領域を形成し、
Ｎ′１１）層に達しないｐ＋領域１６はＴＴＬ内の順方
向トランジスタのベース領域を構成する。ｐ＋ｂ層の端
部に接する計領域３は環状をなし、そのｐ＋ｂ層と共に
Ｉ２Ｌの縦方向（逆方向）ＮＰＮトランジスタのベース
及び横方向ＰＮＰトランジスタのコレクタを兼用する領
域となり、またｐ＋領域６′は横方向ＰＮＰトランジス
タのエミツタ、即ち『般にインジエクタと称される領域
となる。このｐ＋拡散程は通常のバイポーラＩＣの製造
程におけるベース拡散程に相当するものである。しかる
後絶縁膜２１に選択拡散を行なうための開口を設けて、
所定の領域に燐（Ｐ）を拡散し、Ｎ＋領域７，１７を形
成する（第３図ｅ）。
なし、基板のＰ領域と共にＴＴＬの分離領域を形成し、
Ｎ′１１）層に達しないｐ＋領域１６はＴＴＬ内の順方
向トランジスタのベース領域を構成する。ｐ＋ｂ層の端
部に接する計領域３は環状をなし、そのｐ＋ｂ層と共に
Ｉ２Ｌの縦方向（逆方向）ＮＰＮトランジスタのベース
及び横方向ＰＮＰトランジスタのコレクタを兼用する領
域となり、またｐ＋領域６′は横方向ＰＮＰトランジス
タのエミツタ、即ち『般にインジエクタと称される領域
となる。このｐ＋拡散程は通常のバイポーラＩＣの製造
程におけるベース拡散程に相当するものである。しかる
後絶縁膜２１に選択拡散を行なうための開口を設けて、
所定の領域に燐（Ｐ）を拡散し、Ｎ＋領域７，１７を形
成する（第３図ｅ）。
これは通常のエミッタ拡散工程に相当する。Ｎ＋領域７
はその周囲のＮ一層と共に１２Ｌの縦方向ＮＰＮトラン
ジスタのコレクタを構成する。コレクタにシヨツトキダ
イォードを挿入する場合はＮ＋領域７は不要である。最
後に所定領域の表面にＡｌ等の金属層を被着し、電極及
び配線を形成して完成する。
はその周囲のＮ一層と共に１２Ｌの縦方向ＮＰＮトラン
ジスタのコレクタを構成する。コレクタにシヨツトキダ
イォードを挿入する場合はＮ＋領域７は不要である。最
後に所定領域の表面にＡｌ等の金属層を被着し、電極及
び配線を形成して完成する。
以上の説明より、本発明によればＴＴＬの耐圧低下を招
かずに１２Ｌのスイツチングスピードが改良されたＴＴ
Ｌ−１２Ｌ混成Ｃを複雑な程なしに製造でさることが判
る。
かずに１２Ｌのスイツチングスピードが改良されたＴＴ
Ｌ−１２Ｌ混成Ｃを複雑な程なしに製造でさることが判
る。
本発明による付随的な利点は、１２Ｌの逆方向ＮＰＮト
ランジスタのコレクタ領域に低不純物濃度のＮ−エピタ
キシヤル層が存在するため耐圧が向上し、ＴＴＬ−１２
Ｌの結合が容易になることである、更にコレクタ領域ヘ
シヨツトキダイオードを形成できるため、スイツチJャ
Oトランジスタである逆方向ＮＰＮトランジスタの飽和
を防止するためのシヨツトキダイオードクランプ回路を
容易に実現できることである。
ランジスタのコレクタ領域に低不純物濃度のＮ−エピタ
キシヤル層が存在するため耐圧が向上し、ＴＴＬ−１２
Ｌの結合が容易になることである、更にコレクタ領域ヘ
シヨツトキダイオードを形成できるため、スイツチJャ
Oトランジスタである逆方向ＮＰＮトランジスタの飽和
を防止するためのシヨツトキダイオードクランプ回路を
容易に実現できることである。
以上の説明ではＴＴＬ−１２Ｌとを混在させたＩＣを例
に採つて本発明を説明したが、その他の順方向トランジ
スタと逆方向トランジスタを混在させたＩＣにも本発明
を適用することができる。
に採つて本発明を説明したが、その他の順方向トランジ
スタと逆方向トランジスタを混在させたＩＣにも本発明
を適用することができる。
また製造程において不純物拡散法の代わりに周知のイオ
ン注入法を用いで各領域を形成してもよいことは勿論で
あり、本発明は前記特許請求の範囲の全てに及ぶもので
ある。
ン注入法を用いで各領域を形成してもよいことは勿論で
あり、本発明は前記特許請求の範囲の全てに及ぶもので
ある。
第１図は従来のＴＴＬ−１２Ｌ混成１Ｃを示す図、第２
図は本発明実施例の集積回路の要部構造断面図で、第３
図ａ−ｅはその製造程例を示す図である。 １・・・Ｐ型シリコン基板、２，１２・・・Ｎ＋ｂ埋没
層、３，１３・・・Ｐ＋ｂ埋没層、４・・・Ｎ−エピタ
キシヤル層、６，６１，１６，１６ｔ・・Ｐ＋拡散層、
７１７・・・Ｎ＋拡散層、Ｅ，Ｅｌ・・・エミツタ、Ｂ
，ＢｌＢ２・・・ベース、Ｃ，Ｃｌ，Ｃ２・・・コレク
タ、Ｅ，・・・インジエクタ。
図は本発明実施例の集積回路の要部構造断面図で、第３
図ａ−ｅはその製造程例を示す図である。 １・・・Ｐ型シリコン基板、２，１２・・・Ｎ＋ｂ埋没
層、３，１３・・・Ｐ＋ｂ埋没層、４・・・Ｎ−エピタ
キシヤル層、６，６１，１６，１６ｔ・・Ｐ＋拡散層、
７１７・・・Ｎ＋拡散層、Ｅ，Ｅｌ・・・エミツタ、Ｂ
，ＢｌＢ２・・・ベース、Ｃ，Ｃｌ，Ｃ２・・・コレク
タ、Ｅ，・・・インジエクタ。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型半導体基板と、該基板上の第１導電型と
は逆の第２導電型エピタキシャル層と、該基板及びエピ
タキシャル層の界面付近に埋設された高不純物濃度の第
２導電型埋没層複数と、前記界面付近に埋設され前記第
２導電型埋没層よりもエピタキシャル層表面近くまで延
びる第１導電型埋没層複数と、前記第２導電型埋没層に
達せず且つ前記第１導電型埋没層に達し得る深さの第１
導電型拡散（注入）層複数とを備え、下記イ）及びロ）
のトランジスタ。 イ）環状の前記第１導電型埋没層とこれに接する環状の
前記第１導電型拡散（注入）層とから成るアイソレーシ
ョン領域で囲まれる領域に、前記第２導電型埋没層から
なるコレクタ埋没層と該コレクタ埋没層上の前記第１導
電型拡散（注入）層で構成されるベース領域とを有する
順方向トランジスタ、及び ロ）前記第２導電型埋没層で構成されるエミッタ領域と
、該エミッタ領域に接してその上に設けられた前記第１
導電型埋没層及びこれに接する環状の前記第１導電型拡
散（注入）層で構成されるベース領域とを有する逆方向
トランジスタを同一基板上に具備することを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51160285A JPS59979B2 (ja) | 1976-12-29 | 1976-12-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51160285A JPS59979B2 (ja) | 1976-12-29 | 1976-12-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5384578A JPS5384578A (en) | 1978-07-26 |
| JPS59979B2 true JPS59979B2 (ja) | 1984-01-10 |
Family
ID=15711672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51160285A Expired JPS59979B2 (ja) | 1976-12-29 | 1976-12-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59979B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528491Y2 (ja) * | 1987-03-12 | 1993-07-22 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107685A (en) * | 1978-02-13 | 1979-08-23 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS55160459A (en) * | 1979-05-31 | 1980-12-13 | Toshiba Corp | Semiconductor integrated circuit |
| JPS6084857A (ja) * | 1983-10-15 | 1985-05-14 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
| JPS62214657A (ja) * | 1986-03-14 | 1987-09-21 | Sanyo Electric Co Ltd | 半導体集積回路装置の製造方法 |
| JPS62216357A (ja) * | 1986-03-18 | 1987-09-22 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPS62216356A (ja) * | 1986-03-18 | 1987-09-22 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPS62216355A (ja) * | 1986-03-18 | 1987-09-22 | Sanyo Electric Co Ltd | 半導体注入集積論理回路装置の製造方法 |
| JPS62219557A (ja) * | 1986-03-19 | 1987-09-26 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPS62295450A (ja) * | 1986-05-19 | 1987-12-22 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPS6376360A (ja) * | 1986-09-18 | 1988-04-06 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPS6376359A (ja) * | 1986-09-18 | 1988-04-06 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| EP0457022B1 (fr) * | 1990-05-16 | 1994-08-03 | Firmenich Sa | Alcools aliphatiques optiquement actifs nouveaux et leur utilisation à titre d'ingrédients parfumants |
-
1976
- 1976-12-29 JP JP51160285A patent/JPS59979B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528491Y2 (ja) * | 1987-03-12 | 1993-07-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5384578A (en) | 1978-07-26 |
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