JP3202785B2 - モノリシック半導体装置及びその製造方法 - Google Patents
モノリシック半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000002019 doping agent Substances 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 18
- 238000009792 diffusion process Methods 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 9
- 238000000926 separation method Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 239000003989 dielectric material Substances 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 238000000407 epitaxy Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
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Description
【０００１】
【産業上の利用分野】本発明は、集積制御回路と少なく
とも１つの電力トランジスタとを同一チップに集積化し
たモノリシック半導体装置及びその製造方法に関するも
のである。
とも１つの電力トランジスタとを同一チップに集積化し
たモノリシック半導体装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】上述した種類の既知のモノリシック半導
体装置では、制御回路は数個の低電圧トランジスタと、
ドーパントの選択注入及びその後の拡散により得たＰ型
の拡散水平分離（ＤＨＩ）領域とを有している。ＤＨＩ
領域は、電力トランジスタのコレクタ領域及びＮ型埋込
み層（図１のＢＬ）と相俟って寄生ＮＰＮトランジスタ
を構成しており、この寄生トランジスタが導通するのを
回避する必要がある為、このＤＨＩ領域の接合は極めて
深くなっており且つそのドーパント分布は極めて臨界的
な設計となっている。
体装置では、制御回路は数個の低電圧トランジスタと、
ドーパントの選択注入及びその後の拡散により得たＰ型
の拡散水平分離（ＤＨＩ）領域とを有している。ＤＨＩ
領域は、電力トランジスタのコレクタ領域及びＮ型埋込
み層（図１のＢＬ）と相俟って寄生ＮＰＮトランジスタ
を構成しており、この寄生トランジスタが導通するのを
回避する必要がある為、このＤＨＩ領域の接合は極めて
深くなっており且つそのドーパント分布は極めて臨界的
な設計となっている。
【０００３】
【発明が解決しようとする課題】従って、既知のモノリ
シック半導体装置では動作及び生産性が悪くなり、価格
が増大するという欠点がある。本発明の目的は、上述し
た欠点を解決し、他の利点をも得るようにしたモノリシ
ック半導体装置及びその製造方法を提供せんとするにあ
る。
シック半導体装置では動作及び生産性が悪くなり、価格
が増大するという欠点がある。本発明の目的は、上述し
た欠点を解決し、他の利点をも得るようにしたモノリシ
ック半導体装置及びその製造方法を提供せんとするにあ
る。
【０００４】
【課題を解決するための手段】本発明は、集積制御回路
の少なくとも１つのトランジスタと、この集積制御回路
の水平分離領域と、少なくとも１つのバイポーラ電力ト
ランジスタとが同一チップ内に集積化されており、前記
の電力トランジスタと集積制御回路の前記のトランジス
タとが双方共ＮＰＮ又はＰＮＰ型となっているモノリシ
ック半導体装置において、前記のチップが第１導電型の
基板と、その上の３つの第１，第２及び第３エピタキシ
ァル層とを具え、第１及び第３エピタキシアル層が第１
導電型で、第２エピタキシアル層が第１導電型とは逆の
第２導電型であり、第２導電型の第２エピタキシアル層
が均一のドーパント濃度を有するか又はその下側の第１
エピタキシアル層との界面で高いドーパント濃度で上側
の第３エピタキシアル層との界面で低いドーパント濃度
である変化したドーパント濃度を有しており、制御回路
の水平分離領域と電力トランジスタのベース領域とが第
２エピタキシアル層の一部を以って構成されていること
を特徴とする。以下図面につき説明するに、図１は、チ
ップに集積化した制御回路と、同一チップに集積化した
電力段とを有する既知のモノリシック半導体装置の構造
を線図的に示す。
の少なくとも１つのトランジスタと、この集積制御回路
の水平分離領域と、少なくとも１つのバイポーラ電力ト
ランジスタとが同一チップ内に集積化されており、前記
の電力トランジスタと集積制御回路の前記のトランジス
タとが双方共ＮＰＮ又はＰＮＰ型となっているモノリシ
ック半導体装置において、前記のチップが第１導電型の
基板と、その上の３つの第１，第２及び第３エピタキシ
ァル層とを具え、第１及び第３エピタキシアル層が第１
導電型で、第２エピタキシアル層が第１導電型とは逆の
第２導電型であり、第２導電型の第２エピタキシアル層
が均一のドーパント濃度を有するか又はその下側の第１
エピタキシアル層との界面で高いドーパント濃度で上側
の第３エピタキシアル層との界面で低いドーパント濃度
である変化したドーパント濃度を有しており、制御回路
の水平分離領域と電力トランジスタのベース領域とが第
２エピタキシアル層の一部を以って構成されていること
を特徴とする。以下図面につき説明するに、図１は、チ
ップに集積化した制御回路と、同一チップに集積化した
電力段とを有する既知のモノリシック半導体装置の構造
を線図的に示す。
【０００５】図面を簡単とするために、集積化された制
御回路のうちの１つの素子（エミッタ、ベース及びコレ
クタ端子ＥL ，ＢL 及びＣL を有する低電圧ＮＰＮトラ
ンジスタ）と、１つの電力トランジスタ（エミッタ、ベ
ース及びコレクタ端子ＥP ，ＢP 及びＣP を有するＮＰ
Ｎトランジスタ）とを示してある。
御回路のうちの１つの素子（エミッタ、ベース及びコレ
クタ端子ＥL ，ＢL 及びＣL を有する低電圧ＮＰＮトラ
ンジスタ）と、１つの電力トランジスタ（エミッタ、ベ
ース及びコレクタ端子ＥP ，ＢP 及びＣP を有するＮＰ
Ｎトランジスタ）とを示してある。
【０００６】集積化された制御回路の水平分離領域ＤＨ
Ｉ(Diffused Horizontal Isolation；拡散水平分離）と
電力トランジスタのベースとは、選択的な注入処理及び
これに続く拡散サイクルにより得られたＰ型領域により
形成されている。このＤＨＩ領域のドーパント濃度は２
つの相反する条件、すなわち−集積化された制御回路素
子の動作電圧を高めるためにドーパント濃度を低くする
必要がある（例えば60Ｖの絶縁破壊電圧を得るためには
最大濃度が1016原子／ｍ3 を越えてはならない）という
条件、−図１に破線で示すＮＰＮ寄生トランジスタ（そ
の逆の場合エミッタとコレクタとを交換する）の利得を
減少させるにはドーパント濃度を高くする必要があると
いう条件に基づいて決定されている。Ｎ型埋込み層（Ｂ
Ｌ領域）を形成することにより、ＤＨＩ領域を形成する
ために導入されたドーパントを部分的に補償している
も、ＤＨＩ領域の抵抗率と上述した寄生トランジスタの
利得との双方を増大させてしまう。
Ｉ(Diffused Horizontal Isolation；拡散水平分離）と
電力トランジスタのベースとは、選択的な注入処理及び
これに続く拡散サイクルにより得られたＰ型領域により
形成されている。このＤＨＩ領域のドーパント濃度は２
つの相反する条件、すなわち−集積化された制御回路素
子の動作電圧を高めるためにドーパント濃度を低くする
必要がある（例えば60Ｖの絶縁破壊電圧を得るためには
最大濃度が1016原子／ｍ3 を越えてはならない）という
条件、−図１に破線で示すＮＰＮ寄生トランジスタ（そ
の逆の場合エミッタとコレクタとを交換する）の利得を
減少させるにはドーパント濃度を高くする必要があると
いう条件に基づいて決定されている。Ｎ型埋込み層（Ｂ
Ｌ領域）を形成することにより、ＤＨＩ領域を形成する
ために導入されたドーパントを部分的に補償している
も、ＤＨＩ領域の抵抗率と上述した寄生トランジスタの
利得との双方を増大させてしまう。
【０００７】電力段に関しては、上述した折衷策により
影響を受けるパラメータは逆降服安全動作領域（ＲＢＳ
ＯＡ）及びスイッチング特性となる。その理由は、真正
ベース抵抗ｒbb′が高い為である。従って、ＤＨＩ領域
に対しては多量の拡散を行い（拡散後の接合深さを10ミ
クロンよりも深くし）、この領域に対しＢＬ領域が過剰
の補償を行うのを回避する必要がある。その結果、特に
このＤＨＩ領域の拡散拡散のための熱処理中、基板２１
にドーピングされているＳｂが上方に拡散してＤＨＩ領
域に到達するのを回避するために、第１エピタキシアル
層20の厚さを増大させる必要があり、これにより価格及
び生産性に悪影響を及ぼす。
影響を受けるパラメータは逆降服安全動作領域（ＲＢＳ
ＯＡ）及びスイッチング特性となる。その理由は、真正
ベース抵抗ｒbb′が高い為である。従って、ＤＨＩ領域
に対しては多量の拡散を行い（拡散後の接合深さを10ミ
クロンよりも深くし）、この領域に対しＢＬ領域が過剰
の補償を行うのを回避する必要がある。その結果、特に
このＤＨＩ領域の拡散拡散のための熱処理中、基板２１
にドーピングされているＳｂが上方に拡散してＤＨＩ領
域に到達するのを回避するために、第１エピタキシアル
層20の厚さを増大させる必要があり、これにより価格及
び生産性に悪影響を及ぼす。
【０００８】
【実施例】本発明の目的を達成する半導体装置の順次の
製造処理工程を図２〜７に線図的に示す。図面を簡単と
するために、集積化された制御回路のうちの１つの素子
（低電圧ＮＰＮトランジスタ）と、同じくＮＰＮ型とし
た１つの電力トランジスタとを考慮する。順次の製造処
理工程は以下の通りである。 1) Ｎ+ 型基板１上にＮ型エピタキシアル層２を成長さ
せる（図２）。 2) 前のＮ型エピタキシアル層２上にＰ型エピタキシア
ル層３を成長させる（この２回目の成長は先の成長後に
何の処理も介在させることなく直ちに行う）（図２）。 3) 集積化される制御回路を電力段から分離させる拡散
領域４を形成する（図３）。 4) 集積化される制御回路のＮ型埋込み層を形成するた
めの領域５と、電力トランジスタのエミッタを形成する
ための領域６とを形成する（図４）。 5) 新たなＮ型エピタキシアル層７を成長させる（図
５）。 6) 集積化される制御回路の素子を互いに分離するとと
もに電力トランジスタからも分離する領域８を設ける
（図６）。 7) 埋込み層５及びエミッタ６を表面に接続する埋設領
域９を設ける（図６）。
製造処理工程を図２〜７に線図的に示す。図面を簡単と
するために、集積化された制御回路のうちの１つの素子
（低電圧ＮＰＮトランジスタ）と、同じくＮＰＮ型とし
た１つの電力トランジスタとを考慮する。順次の製造処
理工程は以下の通りである。 1) Ｎ+ 型基板１上にＮ型エピタキシアル層２を成長さ
せる（図２）。 2) 前のＮ型エピタキシアル層２上にＰ型エピタキシア
ル層３を成長させる（この２回目の成長は先の成長後に
何の処理も介在させることなく直ちに行う）（図２）。 3) 集積化される制御回路を電力段から分離させる拡散
領域４を形成する（図３）。 4) 集積化される制御回路のＮ型埋込み層を形成するた
めの領域５と、電力トランジスタのエミッタを形成する
ための領域６とを形成する（図４）。 5) 新たなＮ型エピタキシアル層７を成長させる（図
５）。 6) 集積化される制御回路の素子を互いに分離するとと
もに電力トランジスタからも分離する領域８を設ける
（図６）。 7) 埋込み層５及びエミッタ６を表面に接続する埋設領
域９を設ける（図６）。
【０００９】上述した処理により得た構造を図７に示し
てあり、符号30は電力トランジスタのベース領域を示
し、符号31は集積化された制御回路の水平分離領域を示
す。本例では、前述したように、ＤＨＩ領域の代わり
に、Ｎ型エピタキシアル層２を成長させた後に他の処理
を介在させることなく１回の工程又は２回の別々の工程
で成長させたＰ型エピタキシアル層のエピタキシャル水
平分離（ＥＨＩ）領域を用いるという点で既知の構造の
ものと相違する。
てあり、符号30は電力トランジスタのベース領域を示
し、符号31は集積化された制御回路の水平分離領域を示
す。本例では、前述したように、ＤＨＩ領域の代わり
に、Ｎ型エピタキシアル層２を成長させた後に他の処理
を介在させることなく１回の工程又は２回の別々の工程
で成長させたＰ型エピタキシアル層のエピタキシャル水
平分離（ＥＨＩ）領域を用いるという点で既知の構造の
ものと相違する。
【００１０】このＰ型エピタキシアル層のドーパント濃
度は全体に亘って均一であり且つ等価な拡散領域の最大
ドーパント濃度に等しい。従って、ＥＨＩ領域の抵抗率
及び寄生トランジスタの利得が同時に最小となる。エピ
タキシアル層３はドーパント濃度を変えて成長させるこ
ともでき、例えばエピタキシアル層２との界面における
ドーパント濃度をエピタキシアル層７との界面における
ドーパント濃度よりも高くすることもでき、これはエピ
タキシャル成長工程中に成長に用いる反応器中のドーパ
ントの流量を変えることにより達成しうる。上述したよ
うにしてドーパント濃度を変えたエピタキシアル層によ
れば、水平分離領域の抵抗率及び寄生トランジスタの利
得を、集積制御回路素子の最大動作電圧に折衷策を講じ
ることなく更に減少せしめる。
度は全体に亘って均一であり且つ等価な拡散領域の最大
ドーパント濃度に等しい。従って、ＥＨＩ領域の抵抗率
及び寄生トランジスタの利得が同時に最小となる。エピ
タキシアル層３はドーパント濃度を変えて成長させるこ
ともでき、例えばエピタキシアル層２との界面における
ドーパント濃度をエピタキシアル層７との界面における
ドーパント濃度よりも高くすることもでき、これはエピ
タキシャル成長工程中に成長に用いる反応器中のドーパ
ントの流量を変えることにより達成しうる。上述したよ
うにしてドーパント濃度を変えたエピタキシアル層によ
れば、水平分離領域の抵抗率及び寄生トランジスタの利
得を、集積制御回路素子の最大動作電圧に折衷策を講じ
ることなく更に減少せしめる。
【００１１】図７の構造は電力段にとっても有利であ
る。実際、バイポーラ電力トランジスタはエピタキシャ
ルベースを有しており、これによりｒbb′を減少させる
ことができ従ってスイッチング特性や耐久性を、拡散ベ
ース領域を有するトランジスタの場合よりも良好にで
き、最大ドーパント濃度は外因性ベース抵抗が減少する
結果としてエピタキシアル層のドーパント濃度に等しく
なるということが分かる。更に、ベース領域には選択注
入が必要となる個所でドーパントを更に与えることがで
きる。電力トランジスタの特性は、エミッタ領域のドー
ピング分布がこのエミッタ領域の効率を最大にするよう
な分布となる為に改善される。
る。実際、バイポーラ電力トランジスタはエピタキシャ
ルベースを有しており、これによりｒbb′を減少させる
ことができ従ってスイッチング特性や耐久性を、拡散ベ
ース領域を有するトランジスタの場合よりも良好にで
き、最大ドーパント濃度は外因性ベース抵抗が減少する
結果としてエピタキシアル層のドーパント濃度に等しく
なるということが分かる。更に、ベース領域には選択注
入が必要となる個所でドーパントを更に与えることがで
きる。電力トランジスタの特性は、エミッタ領域のドー
ピング分布がこのエミッタ領域の効率を最大にするよう
な分布となる為に改善される。
【００１２】上述した処理には変更を加えうること勿論
である。可能な２つの変更は工程3)を省略する場合であ
る。第１の変更によれば、電力段を集積制御回路から分
離する領域４を、拡散領域とする代わりに、工程 5) の
前にこの領域４に対応してエピタキシアル層３に選択異
方性エッチングを行うことによりこのエピタキシアル層
３に溝24を形成し（図８(a))、エピタキシアル層７の成
長中に上記の溝24をこのエピタキシアル層により充填
し、上述した工程 5) の終了時に得られる領域24′（図
８(b))とすることができる。
である。可能な２つの変更は工程3)を省略する場合であ
る。第１の変更によれば、電力段を集積制御回路から分
離する領域４を、拡散領域とする代わりに、工程 5) の
前にこの領域４に対応してエピタキシアル層３に選択異
方性エッチングを行うことによりこのエピタキシアル層
３に溝24を形成し（図８(a))、エピタキシアル層７の成
長中に上記の溝24をこのエピタキシアル層により充填
し、上述した工程 5) の終了時に得られる領域24′（図
８(b))とすることができる。
【００１３】第２の変更によれば、図６の領域４及びそ
の上の領域７の代わりに、層７及び３の全深さ及び層２
の一部に溝14を工程 5) の後に上述した場合のように選
択異方性エッチングにより形成して図９(a) の構造を
得、次に工程 6) の開始前に図９(b) に示すように溝14
を誘電体材料14′、例えばSiＯ2 で充填したものとす
る。
の上の領域７の代わりに、層７及び３の全深さ及び層２
の一部に溝14を工程 5) の後に上述した場合のように選
択異方性エッチングにより形成して図９(a) の構造を
得、次に工程 6) の開始前に図９(b) に示すように溝14
を誘電体材料14′、例えばSiＯ2 で充填したものとす
る。
【００１４】上述した変更例のすべてによる構造は当業
者にとって明らかなように、縦方向に電流が流れるＰＮ
Ｐトランジスタ、例えばＳＧＳ−トムソンマイクロエレ
クトロニクス社が出願した米国特許第４８９８８３６号
に記載した種類のＰＮＰトランジスタを有する集積制御
回路を具える装置の構造にも適用しうるものである。こ
の場合、ＥＨＩ領域はＰＮＰトランジスタのコレクタと
して作用する。
者にとって明らかなように、縦方向に電流が流れるＰＮ
Ｐトランジスタ、例えばＳＧＳ−トムソンマイクロエレ
クトロニクス社が出願した米国特許第４８９８８３６号
に記載した種類のＰＮＰトランジスタを有する集積制御
回路を具える装置の構造にも適用しうるものである。こ
の場合、ＥＨＩ領域はＰＮＰトランジスタのコレクタと
して作用する。
【００１５】図10は、ＮＰＮトランジスタを有する電力
段と、ＰＮＰトランジスタを有し、そのコレクタ領域32
が電極Ｃ′に接続され、そのベース及びエミッタ領域が
電極Ｂ′及びＥ′にそれぞれ接続されている集積制御回
路とを具える構造の一例を示す。
段と、ＰＮＰトランジスタを有し、そのコレクタ領域32
が電極Ｃ′に接続され、そのベース及びエミッタ領域が
電極Ｂ′及びＥ′にそれぞれ接続されている集積制御回
路とを具える構造の一例を示す。
【００１６】図11は、ＮＰＮトランジスタを有する電力
段と、ＮＰＮトランジスタ及びＰＮＰトランジスタの双
方を有する集積制御回路とを具える構造の一例を示す。
ＰＮＰ型の電力トランジスタを設けるのが望ましい場合
には、図２〜11につき説明した構造及び処理を、種々の
層の導電型を反転させて、すなわちＰ型基板から出発す
る構造を用いて実施すれば充分である。
段と、ＮＰＮトランジスタ及びＰＮＰトランジスタの双
方を有する集積制御回路とを具える構造の一例を示す。
ＰＮＰ型の電力トランジスタを設けるのが望ましい場合
には、図２〜11につき説明した構造及び処理を、種々の
層の導電型を反転させて、すなわちＰ型基板から出発す
る構造を用いて実施すれば充分である。
【００１７】本発明の目的を達成する処理により得た構
造の、既知の処理により得た構造に比べての利点は上述
したところから明らかであるが、要約すると以下の通り
である。 1) 水平分離領域の抵抗率と寄生トランジスタの利得と
を同時に最小にしうる。 2) 外因性ベース抵抗が減少する結果、電力段の動作が
最適化される。 3) ＤＨＩ領域に対する多量の拡散が最早や必要としな
くなる為、第１エピタキシアル層の厚さが減少する。 以下の２つの利点は実質的に図９(a) 及び９(b) に示す
処理に当てはまる。 4) 高電圧を保持する必要のある領域、すなわち層２及
び３間の領域が平坦となり、従って成端技術（ｐｎ接合
のエッジの表面安定化技術）を用いる必要がなく、その
結果面積の節約及び処理価格の低減化が得られる。 5) エピタキシアル層７にはエピタキシアル層２と接触
する領域が無い為、このエピタキシアル層７のドーピン
グを電力段の動作電圧に依存せずに行うことができる。
造の、既知の処理により得た構造に比べての利点は上述
したところから明らかであるが、要約すると以下の通り
である。 1) 水平分離領域の抵抗率と寄生トランジスタの利得と
を同時に最小にしうる。 2) 外因性ベース抵抗が減少する結果、電力段の動作が
最適化される。 3) ＤＨＩ領域に対する多量の拡散が最早や必要としな
くなる為、第１エピタキシアル層の厚さが減少する。 以下の２つの利点は実質的に図９(a) 及び９(b) に示す
処理に当てはまる。 4) 高電圧を保持する必要のある領域、すなわち層２及
び３間の領域が平坦となり、従って成端技術（ｐｎ接合
のエッジの表面安定化技術）を用いる必要がなく、その
結果面積の節約及び処理価格の低減化が得られる。 5) エピタキシアル層７にはエピタキシアル層２と接触
する領域が無い為、このエピタキシアル層７のドーピン
グを電力段の動作電圧に依存せずに行うことができる。
【００１８】上述したところでは１つのトランジスタを
有する電力段に対して説明を行ったが、本発明は複数個
のトランジスタ、例えばダーリントントランジスタ又は
トリリントントランジスタを有する電力段にも適用しう
るものである。
有する電力段に対して説明を行ったが、本発明は複数個
のトランジスタ、例えばダーリントントランジスタ又は
トリリントントランジスタを有する電力段にも適用しう
るものである。
【図１】 集積制御回路と電力段とが同一チップに集積
化されている既知のモノリシック半導体装置を示す断面
図である。
化されている既知のモノリシック半導体装置を示す断面
図である。
【図２】 本発明によるモノリシック半導体装置の１製
造工程を示す線図である。
造工程を示す線図である。
【図３】 同じくその他の製造工程を示す線図である。
【図４】 同じくその更に他の製造工程を示す線図であ
る。
る。
【図５】 同じくその更に他の製造工程を示す線図であ
る。
る。
【図６】 同じくその更に他の製造工程を示す線図であ
る。
る。
【図７】 同じくその更に他の製造工程を示す線図であ
る。
る。
【図８】 図２〜７の製造工程の変形例の２工程を示す
線図である。
線図である。
【図９】 他の変形例の２工程を示す線図である。
【図１０】 ＮＰＮトランジスタを有する電力段と、Ｐ
ＮＰトランジスタを有する集積制御回路とを具える本発
明によるモノリシック半導体装置の他の例を示す断面図
である。
ＮＰトランジスタを有する集積制御回路とを具える本発
明によるモノリシック半導体装置の他の例を示す断面図
である。
【図１１】 ＮＰＮトランジスタを有する電力段と、Ｎ
ＰＮトランジスタ及びＰＮＰトランジスタの双方を有す
る集積制御回路とを具える本発明によるモノリシック半
導体装置の更に他の例を示す断面図である。
ＰＮトランジスタ及びＰＮＰトランジスタの双方を有す
る集積制御回路とを具える本発明によるモノリシック半
導体装置の更に他の例を示す断面図である。
１ Ｎ+ 型基板 ２ Ｎ型エピタキシアル層 ３ Ｐ型エピタキシアル層 ４ 拡散領域 ５ Ｎ型埋込み層 ６ エミッタ ７ Ｎ型エピタキシアル層 ８ 分離領域 24 溝 30 ベース領域 31 水平分離領域 32 コレクタ領域
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/73 (72)発明者 ラファエーレ ザンブラーノ イタリア国 カターニア 95037 サン ギオヴァンニ ラ プンタ ヴィア デュカ ダオスタ 43／ア (56)参考文献 特開 昭54−100673（ＪＰ，Ａ) 特開 昭56−74940（ＪＰ，Ａ) 特開 昭56−87360（ＪＰ，Ａ) 特開 昭56−162540（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/082 H01L 29/73
Claims (11)
- 【請求項１】 集積制御回路の少なくとも１つのトラン
ジスタと、この集積制御回路の水平分離領域と、少なく
とも１つのバイポーラ電力トランジスタとが同一チップ
内に集積化されており、前記の電力トランジスタと集積
制御回路の前記のトランジスタとが双方共ＮＰＮ又はＰ
ＮＰ型となっているモノリシック半導体装置において、 前記のチップが第１導電型の基板（１）と、その上の３
つの第１，第２及び第３エピタキシアル層（２，３，
７）とを具え、第１及び第３エピタキシアル層が第１導
電型で、第２エピタキシアル層が第１導電型とは逆の第
２導電型であり、 第２導電型の第２エピタキシアル層（３）が均一のドー
パント濃度を有するか又はその下側の第１エピタキシア
ル層（２）との界面で高いドーパント濃度で上側の第 3
エピタキシアル層（７）との界面で低いドーパント濃度
である変化したドーパント濃度を有しており、 制御回路の水平分離領域（31) と電力トランジスタのベ
ース領域(30)とが第２エピタキシアル層（３）の一部を
以って構成されていることを特徴とするモノリシック半
導体装置。 - 【請求項２】 集積制御回路の少なくとも１つのトラン
ジスタと、この集積制御回路の水平分離領域と、少なく
とも１つのバイポーラ電力トランジスタとが同一チップ
内に集積化されており、前記の電力トランジスタと集積
制御回路の前記のトランジスタとがそれぞれＮＰＮ及び
ＰＮＰ型又はその逆になっているモノリシック半導体装
置において、 前記のチップが第１導電型の基板（１）と、その上の３
つの第１，第２及び第３エピタキシアル層（２，３，
７）とを具え、これら第１，第２及び第３エピタキシア
ル層がそれぞれ第１導電型、この第１導電型とは反対の
第２導電型及び第１導電型を有し、 第２導電型の第２エピタキシアル層（３）が均一のドー
パント濃度を有するか又はその下側の第１エピタキシア
ル層（２）との界面で高いドーパント濃度で上側の第３
エピタキシアル層（７）との界面で低いドーパント濃度
である変化したドーパント濃度を有しており、 集積制御回路の前記のトランジスタのコレクタ領域（3
2）と電力トランジスタのベース領域（30）とが第２エ
ピタキシアル層（３）の一部分を以って構成されている
ことを特徴とするモノリシック半導体装置。 - 【請求項３】 請求項１又は２に記載のモノリシック半
導体装置において、前記の電力トランジスタと前記の集
積制御回路とが第１導電型の２つの領域（４，７）によ
り互いに分離され、これら２つの領域のうちの一方
（４）が拡散型であることを特徴とするモノリシック半
導体装置。 - 【請求項４】 請求項１又は２に記載のモノリシック半
導体装置において、前記の電力トランジスタと前記の集
積制御回路とが、第１導電型の２つの領域（24′，７）
により互いに分離され、これら２つの領域のうちの一方
（24′）が、前記の第３エピタキシアル層の一部が充填
されているとともに前記第2エピタキシアル層（３）に
形成された溝（24）を以って構成されていることを特徴
とするモノリシック半導体装置。 - 【請求項５】 請求項１又は２に記載のモノリシック半
導体装置において、前記の電力トランジスタと前記の集
積制御回路とが、前記の第２及び第３エピタキシアル層
の全厚さと前記の第１エピタキシアル層の一部の厚さに
亘る深さの溝（14）に誘電体材料 (14′) を充填したも
のにより互いに分離されていることを特徴とするモノリ
シック半導体装置。 - 【請求項６】 集積制御回路と、この集積制御回路の水
平分離領域と、少なくとも１つのバイポーラ電力トラン
ジスタとが同じチップに集積化されているモノリシック
半導体装置の製造方法において、 a) 第１導電型の第１エピタキシアル層（２）を同一導
電型の基板（１）上に成長させる工程と、 b) 第１導電型とは反対の第２導電型の第２エピタキシ
アル層（３）を前記の第１エピタキシアル層（２）上に
成長させる工程と、 c) 集積制御回路の埋込み層を構成するように設計した
第１導電型の領域（５）と電力トランジスタのエミッタ
を形成するように設計した第１導電型の領域（６）とを
第２エピタキシアル層（３）に形成する工程と、 d) 第１導電型の第３エピタキシアル層（７）を成長さ
せる工程と、 e) 集積制御回路の構成素子を互いに且つ電力トランジ
スタから分離するように設計した第２導電型の領域
（８）を前記の第３エピタキシアル層（７）に設ける工
程と、 f) 集積制御回路の埋込み層及び電力トランジスタのエ
ミッタを表面に接続するように設計した埋設領域（９）
を前記の第３エピタキシアル層に形成する工程とを具え
ることを特徴とするモノリシック半導体装置の製造方
法。 - 【請求項７】 請求項６に記載のモノリシック半導体装
置の製造方法において、第２エピタキシアル層（３）の
成長工程を第１エピタキシアル層（２）の成長後他の処
理を介在させることなく直ちに行うことを特徴とするモ
ノリシック半導体装置の製造方法。 - 【請求項８】 請求項７に記載のモノリシック半導体装
置の製造方法において、集積制御回路を電力トランジス
タから分離するように設計した第１導電型の拡散領域
（４）を第２エピタキシアル層（３）に形成する工程を
前記の工程 b) 及びc) 間に導入することを特徴とする
モノリシック半導体装置の製造方法。 - 【請求項９】 請求項７に記載のモノリシック半導体装
置の製造方法において、前記の工程 c) 及び d) 間で選
択異方性エッチングにより第２エピタキシアル層中に溝
（24）を形成し、この溝は、次の工程 d) 中に第３エピ
タキシアル層の成長により充填されて電力トランジスタ
を集積制御回路から分離する領域 (24′)を構成するよ
うに設計することを特徴とするモノリシック半導体装置
の製造方法。 - 【請求項１０】 請求項７に記載のモノリシック半導体
装置の製造方法において、前記の工程 d) 及び e) 間で
選択異方性エッチングにより第３及び第２エピタキシア
ル層の厚さ全体と第１エピタキシアル層の厚さの一部分
とに亘る深さで溝（14）を形成し、この溝が後に誘電体
材料により充填されて集積制御回路からの電力トランジ
スタの分離領域を構成するとともに高電圧を受けるすべ
てのＰＮ接合を平坦にするように設計することを特徴と
するモノリシック半導体装置の製造方法。 - 【請求項１１】 請求項１又は２に記載のモノリシック
半導体装置において、電力トランジスタのエミッタ領域
がこのエミッタ領域の効率を最大にするように設計され
たドーピング分布を有していることを特徴とするモノリ
シック半導体装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8606613A IT1215024B (it) | 1986-10-01 | 1986-10-01 | Processo per la formazione di un dispositivo monolitico a semiconduttore di alta tensione |
| IT918301516 | 1991-04-17 | ||
| EP91830151A EP0509183B1 (en) | 1986-10-01 | 1991-04-17 | Monolithic semiconductor device comprising an integrated control circuit and at least one power transistor integrated in the same chip and the associated manufacturing process |
| IT91830151:6 | 1991-04-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121678A JPH05121678A (ja) | 1993-05-18 |
| JP3202785B2 true JP3202785B2 (ja) | 2001-08-27 |
Family
ID=40227708
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62244421A Expired - Fee Related JP2501602B2 (ja) | 1986-10-01 | 1987-09-30 | モノリシック高電圧半導体デバイスの製造方法 |
| JP09665392A Expired - Fee Related JP3202785B2 (ja) | 1986-10-01 | 1992-04-16 | モノリシック半導体装置及びその製造方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62244421A Expired - Fee Related JP2501602B2 (ja) | 1986-10-01 | 1987-09-30 | モノリシック高電圧半導体デバイスの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US4780430A (ja) |
| EP (2) | EP0262723B1 (ja) |
| JP (2) | JP2501602B2 (ja) |
| DE (2) | DE3788486T2 (ja) |
| IT (1) | IT1215024B (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
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| IT1218230B (it) * | 1988-04-28 | 1990-04-12 | Sgs Thomson Microelectronics | Procedimento per la formazione di un circuito integrato su un substrato di tipo n,comprendente transistori pnp e npn verticali e isolati fra loro |
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-
1986
- 1986-10-01 IT IT8606613A patent/IT1215024B/it active
-
1987
- 1987-09-19 DE DE87201791T patent/DE3788486T2/de not_active Expired - Fee Related
- 1987-09-19 EP EP87201791A patent/EP0262723B1/en not_active Expired - Lifetime
- 1987-09-28 US US07/101,430 patent/US4780430A/en not_active Expired - Lifetime
- 1987-09-30 JP JP62244421A patent/JP2501602B2/ja not_active Expired - Fee Related
-
1991
- 1991-04-17 EP EP91830151A patent/EP0509183B1/en not_active Expired - Lifetime
- 1991-04-17 DE DE69113987T patent/DE69113987T2/de not_active Expired - Fee Related
-
1992
- 1992-04-16 US US07/869,760 patent/US5432376A/en not_active Expired - Fee Related
- 1992-04-16 JP JP09665392A patent/JP3202785B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| IT8606613A0 (it) | 1986-10-01 |
| JPH05121678A (ja) | 1993-05-18 |
| US4780430A (en) | 1988-10-25 |
| DE3788486D1 (de) | 1994-01-27 |
| EP0262723B1 (en) | 1993-12-15 |
| DE3788486T2 (de) | 1994-04-28 |
| EP0509183B1 (en) | 1995-10-18 |
| US5432376A (en) | 1995-07-11 |
| JPS6392058A (ja) | 1988-04-22 |
| IT1215024B (it) | 1990-01-31 |
| DE69113987D1 (de) | 1995-11-23 |
| JP2501602B2 (ja) | 1996-05-29 |
| EP0262723A2 (en) | 1988-04-06 |
| EP0262723A3 (en) | 1990-05-23 |
| EP0509183A1 (en) | 1992-10-21 |
| DE69113987T2 (de) | 1996-04-25 |
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