JPS6392058A - モノリシック高電圧半導体デバイスの製造方法 - Google Patents
モノリシック高電圧半導体デバイスの製造方法Info
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- JPS6392058A JPS6392058A JP62244421A JP24442187A JPS6392058A JP S6392058 A JPS6392058 A JP S6392058A JP 62244421 A JP62244421 A JP 62244421A JP 24442187 A JP24442187 A JP 24442187A JP S6392058 A JPS6392058 A JP S6392058A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は同一チップ上に集積制御回路と高電圧パワー素
子を構成する電子半導体デバイスを製造する方法に関す
るものである。
子を構成する電子半導体デバイスを製造する方法に関す
るものである。
そのようなモノリシックデバイスにおいて、集積制御回
路中のトランジスタとパワートランジスタの双方に対し
て別々のかつ最適な特性を持つコレクタ領域を得るとい
う問題が存在する。よく知られているように、集積制御
回路中のトランジスタのコレクタ直列抵抗を減少するた
めに、埋込み層がそのコレクタ領域に含まれている。も
しこの埋込み層が反対の導電率の不純物によって強くド
ープされた層に形成されるなら、外方拡散(out−d
iffusion)現象が起るであろう。何故ならば、
この後者の層に存在するドーパントが埋込み層およびそ
の上のコレクタ領域中に拡散するからである。
路中のトランジスタとパワートランジスタの双方に対し
て別々のかつ最適な特性を持つコレクタ領域を得るとい
う問題が存在する。よく知られているように、集積制御
回路中のトランジスタのコレクタ直列抵抗を減少するた
めに、埋込み層がそのコレクタ領域に含まれている。も
しこの埋込み層が反対の導電率の不純物によって強くド
ープされた層に形成されるなら、外方拡散(out−d
iffusion)現象が起るであろう。何故ならば、
この後者の層に存在するドーパントが埋込み層およびそ
の上のコレクタ領域中に拡散するからである。
また「ファントム」層と呼ばれている望ましくない「中
間3層がこの部分に形成されるから、埋込み層を限るコ
レクタ領域の部分に変更が起る。
間3層がこの部分に形成されるから、埋込み層を限るコ
レクタ領域の部分に変更が起る。
事実これらの層の導電率は埋込み層およびその上のコレ
クタ領域にあるべきものと反対である。
クタ領域にあるべきものと反対である。
上に言及された外方拡散の有害な効果のために、多くの
努力がそれを減らそうとする試み、あるいは、少なくと
もそれが作り出す効果を除去しようとする試みに向けら
れてきた。よく知られている方法の1つは製造温度を低
くすることにより外方拡散を減少することである。他の
そしてよく知られている方法は非常に狭い変動範囲内で
ドーピングエージェントの濃度と操作時間と温度とを制
御することによって行われるが、しかしデバイス作成の
製造方法は非常にクリチカルであって、工学的に言って
それらは経済的でない。ニスジーニス(SGS)の名代
で1984年12月20日に出願されたイタリア国特許
出願第6633A/84に記載された別のよく知られた
方法では、同じ導電率の第2ドーパントが主ドーパント
に追加されている埋込み層の形成によって外方拡散現象
は回避されている。
努力がそれを減らそうとする試み、あるいは、少なくと
もそれが作り出す効果を除去しようとする試みに向けら
れてきた。よく知られている方法の1つは製造温度を低
くすることにより外方拡散を減少することである。他の
そしてよく知られている方法は非常に狭い変動範囲内で
ドーピングエージェントの濃度と操作時間と温度とを制
御することによって行われるが、しかしデバイス作成の
製造方法は非常にクリチカルであって、工学的に言って
それらは経済的でない。ニスジーニス(SGS)の名代
で1984年12月20日に出願されたイタリア国特許
出願第6633A/84に記載された別のよく知られた
方法では、同じ導電率の第2ドーパントが主ドーパント
に追加されている埋込み層の形成によって外方拡散現象
は回避されている。
上述のモノリシック構造内では、異なる特性のパワート
ランジスタのコレクタ領域と集積制御回路トランジスタ
のコレクタ領域を得るという問題がまた存在している。
ランジスタのコレクタ領域と集積制御回路トランジスタ
のコレクタ領域を得るという問題がまた存在している。
本発明の主な目的は、半導体材料の単一チップに集積さ
れた少なくとも1個のパワートランジスタと集積制御回
路を含む高電圧モノリシック半導体デバイスの製造方法
を提案することであり、それは有害なファントム層の形
成の回避を可能にし、そしてパワートランジスタと集積
制御回路のトランジスタの双方に対して最良の特性が得
られるようにするものである。
れた少なくとも1個のパワートランジスタと集積制御回
路を含む高電圧モノリシック半導体デバイスの製造方法
を提案することであり、それは有害なファントム層の形
成の回避を可能にし、そしてパワートランジスタと集積
制御回路のトランジスタの双方に対して最良の特性が得
られるようにするものである。
本発明により方法は以下の操作、すなわち、第1のドー
ピング不純物によるドーピングを用いて、同じ第1のタ
イプの導電率を有する第1エピタキシャル層(2)の第
1のタイプの導電率(N)の基板(1)上での成長、 第1エピタキシャル層(2)を第2のドーピング不純物
によりドーピングすることによる第1のタイプと反対の
第2のタイプの導電率(P)を有する第1領域(3)の
形成、 第1のタイプの導電率を有する第3のドーピング不純物
によるドーピングによる少なくとも第2領域(4)の第
1領域(3)での形成、第1のドーピング不純物を持ち
、かつ第1層(2)の下にあるものと同じ特性の不純物
濃度を持つ第1のタイプの導電率を有する第2層(5)
のエピタキシャル成長による形成であって、それは前述
の第1層(2)、第1領域(3)および第2領域(4)
を全く覆うもの、 第1のドーピング不純物によるドーピングによる第1の
タイプの導電率(N)を有する第3層(6)のエピタキ
シャル成長による形成であって、それは下にある第2エ
ピタキシャル層(5)を全く覆うもの、 第1領域(3)に到達するまでかつその内側で第2領域
(4)の上に位置する前述の第3エピタキシヤルN(6
)の少なくとも一部分(13)に境界を定める第3エピ
タキシャル層(6)と第2エピタキシャル層(5)を貫
通するところの、第2のタイプの導電率(P)を有する
少な(とも1つの分離領域(10と11)の形成であっ
て、上記の第2領域および前述の第3エピタキシャル層
の一部分は制御回路中のトランジスタの埋込み層および
コレクタ領域を構成するもの、 少なくとも第3エピタキシャル層(6)以上の深さに延
在するパワートランジスタのベース(8)を構成する第
2のタイプの導電率(P)を有する領域の形成、 第2のタイプの導電率(P)を有する不純物を用い、か
つ所定のプロフィルに従って不純物濃度が縁部(edg
e)に向って減少させられるようなやり方で、パワート
ランジスタのベースを構成する前述の領域(8)および
集積制御回路の周辺公邸り■域(11)の追加の側面領
域(additional !ateral regi
on)による外縁部(outer edge)への拡張
(ex tens 1on)パワートランジスタのエミ
ッタ(14)を構成する第1のタイプの導電率を有する
領域のベース領域(8)中の形成、 集積制御回路の能動素子および受動素子を形成するため
に、集積制御回路中のトランジスタのコレクタ領域(1
3)の内側での別の領域の形成、チップの前面および裏
面での電極の形成、および集積制御回路の能動素子と受
動素子と少なくとも1つのパワートランジスタ間との金
属相互接続パターンの形成、 を具え、かつそれは 第1の不純物によってドープされた第3エピタキシャル
層(6)が至るところ一定でありかつ第1エピタキシャ
ル層(2)および第2エピタキシャル層(5)のものよ
り大きい不純物濃度を有すること、集積制御回路中のト
ランジスタの上記のエピタキシャルコレクタ領域(13
)が全く第3エピタキシャル層(6)内に構成されてい
ること、およびパワートランジスタのベースおよび集積
制御回路の周辺分離領域の双方で、特に最も周辺の各追
加の側面領域が第3エピタキシャル層以上に進んでいる
こと、 を特徴としている。
ピング不純物によるドーピングを用いて、同じ第1のタ
イプの導電率を有する第1エピタキシャル層(2)の第
1のタイプの導電率(N)の基板(1)上での成長、 第1エピタキシャル層(2)を第2のドーピング不純物
によりドーピングすることによる第1のタイプと反対の
第2のタイプの導電率(P)を有する第1領域(3)の
形成、 第1のタイプの導電率を有する第3のドーピング不純物
によるドーピングによる少なくとも第2領域(4)の第
1領域(3)での形成、第1のドーピング不純物を持ち
、かつ第1層(2)の下にあるものと同じ特性の不純物
濃度を持つ第1のタイプの導電率を有する第2層(5)
のエピタキシャル成長による形成であって、それは前述
の第1層(2)、第1領域(3)および第2領域(4)
を全く覆うもの、 第1のドーピング不純物によるドーピングによる第1の
タイプの導電率(N)を有する第3層(6)のエピタキ
シャル成長による形成であって、それは下にある第2エ
ピタキシャル層(5)を全く覆うもの、 第1領域(3)に到達するまでかつその内側で第2領域
(4)の上に位置する前述の第3エピタキシヤルN(6
)の少なくとも一部分(13)に境界を定める第3エピ
タキシャル層(6)と第2エピタキシャル層(5)を貫
通するところの、第2のタイプの導電率(P)を有する
少な(とも1つの分離領域(10と11)の形成であっ
て、上記の第2領域および前述の第3エピタキシャル層
の一部分は制御回路中のトランジスタの埋込み層および
コレクタ領域を構成するもの、 少なくとも第3エピタキシャル層(6)以上の深さに延
在するパワートランジスタのベース(8)を構成する第
2のタイプの導電率(P)を有する領域の形成、 第2のタイプの導電率(P)を有する不純物を用い、か
つ所定のプロフィルに従って不純物濃度が縁部(edg
e)に向って減少させられるようなやり方で、パワート
ランジスタのベースを構成する前述の領域(8)および
集積制御回路の周辺公邸り■域(11)の追加の側面領
域(additional !ateral regi
on)による外縁部(outer edge)への拡張
(ex tens 1on)パワートランジスタのエミ
ッタ(14)を構成する第1のタイプの導電率を有する
領域のベース領域(8)中の形成、 集積制御回路の能動素子および受動素子を形成するため
に、集積制御回路中のトランジスタのコレクタ領域(1
3)の内側での別の領域の形成、チップの前面および裏
面での電極の形成、および集積制御回路の能動素子と受
動素子と少なくとも1つのパワートランジスタ間との金
属相互接続パターンの形成、 を具え、かつそれは 第1の不純物によってドープされた第3エピタキシャル
層(6)が至るところ一定でありかつ第1エピタキシャ
ル層(2)および第2エピタキシャル層(5)のものよ
り大きい不純物濃度を有すること、集積制御回路中のト
ランジスタの上記のエピタキシャルコレクタ領域(13
)が全く第3エピタキシャル層(6)内に構成されてい
ること、およびパワートランジスタのベースおよび集積
制御回路の周辺分離領域の双方で、特に最も周辺の各追
加の側面領域が第3エピタキシャル層以上に進んでいる
こと、 を特徴としている。
本発明の明白な概念は限定的でない実例として与えられ
たその1つの実例の以下の説明と添付図面から得られる
。
たその1つの実例の以下の説明と添付図面から得られる
。
第2図、第3図のX軸上の番号は第1d図に示されたも
のと同じデバイスの領域を示している。
のと同じデバイスの領域を示している。
第1a−1d図を参照すると、単一シリコンチップ上に
実現され、かつNPN型パワートランジスタと集積制御
回路(そのNPN )ランジスタが示されている)を
具える本発明による半導体デバイスの製造方法が説明さ
れている。2つのトランジスタの電極はすべてチップの
前面にあるが、裏面にあるパワートランジスタは別であ
る。パワートランジスタの単一チップとそれと共に接続
された集積制御回路の組合せは、非常にコンパクトであ
り効率的なモノ幅シックデバイスの実現を可能とし、こ
\で集積回路は制御の低エネルギ素子を表わし、一方、
パワートランジスタはモーター、ソレノイド、抵抗負荷
そして類似のパワーデバイスを直接制御できる高エネル
ギーアクチュエータを表わしている。
実現され、かつNPN型パワートランジスタと集積制御
回路(そのNPN )ランジスタが示されている)を
具える本発明による半導体デバイスの製造方法が説明さ
れている。2つのトランジスタの電極はすべてチップの
前面にあるが、裏面にあるパワートランジスタは別であ
る。パワートランジスタの単一チップとそれと共に接続
された集積制御回路の組合せは、非常にコンパクトであ
り効率的なモノ幅シックデバイスの実現を可能とし、こ
\で集積回路は制御の低エネルギ素子を表わし、一方、
パワートランジスタはモーター、ソレノイド、抵抗負荷
そして類似のパワーデバイスを直接制御できる高エネル
ギーアクチュエータを表わしている。
この製造方法は以下のステーションのシーケンスからな
っている。
っている。
ステージA 高電圧トランジスタのコレクタj1Mの代
表値であるドーピング濃度I XIO”原子/ cm
3を有する単結晶N−型層2を燐によって形成するうよ
に、単結晶N゛型シリコン基板1上に高導電率の最初の
エピタキシャル成長が行われる。
表値であるドーピング濃度I XIO”原子/ cm
3を有する単結晶N−型層2を燐によって形成するうよ
に、単結晶N゛型シリコン基板1上に高導電率の最初の
エピタキシャル成長が行われる。
ステージB よく知られた酸化、フォトマスキング、エ
ツチングおよび拡散の操作によって、硼素でドープされ
たP“型領域3がエピタキシャル層2に実現され、かつ
その表面に2X10”原子/ cm ’の濃度を持って
いる集積制御回路を予定したチップの区域に正確に実現
されている。上記の領域3は集積制御回路の水平分離領
域を構成している。
ツチングおよび拡散の操作によって、硼素でドープされ
たP“型領域3がエピタキシャル層2に実現され、かつ
その表面に2X10”原子/ cm ’の濃度を持って
いる集積制御回路を予定したチップの区域に正確に実現
されている。上記の領域3は集積制御回路の水平分離領
域を構成している。
ステージC酸化フォトマスキング、エツチングおよび拡
散の通常の操作によって、lXl015原子/cm3の
アンチモンのイオン注入および領域3内のそれに引続く
拡散で領域3内にN゛型埋込み層4が形成される(第1
a図)。
散の通常の操作によって、lXl015原子/cm3の
アンチモンのイオン注入および領域3内のそれに引続く
拡散で領域3内にN゛型埋込み層4が形成される(第1
a図)。
ステージDI チップの表面全体にわたって燐によっ
てドープされた単結晶N−型シリコンの第2エピタキシ
ャル成長が行なわれ、従って下にあるエピタキシャル層
2と同じ濃度I XIO’原子/ cm ’を有するエ
ピタキシャル層5が形成される(第1b図)。
てドープされた単結晶N−型シリコンの第2エピタキシ
ャル成長が行なわれ、従って下にあるエピタキシャル層
2と同じ濃度I XIO’原子/ cm ’を有するエ
ピタキシャル層5が形成される(第1b図)。
第1bld図に破線によって分離して示された2つのエ
ピタキシャル層2と5が、実際に同一特性の単一結晶層
を構成していることを明らかにしなければならない。
ピタキシャル層2と5が、実際に同一特性の単一結晶層
を構成していることを明らかにしなければならない。
ステージD2 本発明によると、チップの表面全体に
わたって燐でドープされたN型単結晶シリコンの第3エ
ピタキシャル層が成長され、従って、1x l Q l
5原子/cm3の濃度を有するエピタキシャル層6が
形成される(第1b図)。この層はそのより高い燐の濃
度のために下にあるエピタキシャル層5およびび2と異
なっている。
わたって燐でドープされたN型単結晶シリコンの第3エ
ピタキシャル層が成長され、従って、1x l Q l
5原子/cm3の濃度を有するエピタキシャル層6が
形成される(第1b図)。この層はそのより高い燐の濃
度のために下にあるエピタキシャル層5およびび2と異
なっている。
水平分離領域3および埋込み層4はエピタキシャル成長
の効果およびシリコンチップが全製造プロセスの間に受
ける高温度で行なわれた引続く操作の効果として第1b
−1d図で見られた形態をとることを述べねばならない
。
の効果およびシリコンチップが全製造プロセスの間に受
ける高温度で行なわれた引続く操作の効果として第1b
−1d図で見られた形態をとることを述べねばならない
。
好ましくは、埋込み層4はそれが上側エピタキシャル層
6に貫通するまで、あるいは少なくともそれが上記の層
に到達するまで拡張しなければならぬことに注意された
い。
6に貫通するまで、あるいは少なくともそれが上記の層
に到達するまで拡張しなければならぬことに注意された
い。
五天二2E デバイスの表面の下で酸化、フォトマス
キング、エツチングおよび拡散を採用して、硼素でドー
プされたパワートランジスタのP゛゛ベース領域8が形
成される。同じタイプのドーパントを用いて、集積制御
回路中のトランジスタの側面P゛゛分離領域10.11
が形成される。
キング、エツチングおよび拡散を採用して、硼素でドー
プされたパワートランジスタのP゛゛ベース領域8が形
成される。同じタイプのドーパントを用いて、集積制御
回路中のトランジスタの側面P゛゛分離領域10.11
が形成される。
上記の領域8と11(後者は集積制御回路の周辺側面分
離領域を構成している)は追加の側面領域によって上記
の領域の外縁部まで拡張される。これらが含んでいるP
型不純物濃度は前に確立されたプロフィルに従って縁部
に向って減少するような硼素の拡散によって形成されて
いる。分dLu域の存在により、集積制御回路中のトラ
ンジスタは他から、およびチップの残部から分離された
ものである(第1c図)。それ故、側部分! 領域10
.11および下にある埋込み層40間に構成されたエピ
タキシャル層6中に、集積制御回路中のトランジスタの
所望の特性を有するコレクタ領域を構成するN型導電率
のエピタキシャル領域13の境界が形成される。そのエ
ピタキシャル起源のために、事実、その値がI Xl0
15原子/cm’である一定の全濃度をそれは有してい
る。さらに、下にある埋込み層4との境界で、それは中
間層あるいはファントム層から全く自由である。何故な
らば、強くドープされた分離領域3に存在する硼素の外
方拡散は、その形成の間にエピタキシャル層6を、かつ
このようにその中に構成された領域13をドープするの
に用いられた反対のタイプの不純物(燐)によって完全
にバランスされているからである。
離領域を構成している)は追加の側面領域によって上記
の領域の外縁部まで拡張される。これらが含んでいるP
型不純物濃度は前に確立されたプロフィルに従って縁部
に向って減少するような硼素の拡散によって形成されて
いる。分dLu域の存在により、集積制御回路中のトラ
ンジスタは他から、およびチップの残部から分離された
ものである(第1c図)。それ故、側部分! 領域10
.11および下にある埋込み層40間に構成されたエピ
タキシャル層6中に、集積制御回路中のトランジスタの
所望の特性を有するコレクタ領域を構成するN型導電率
のエピタキシャル領域13の境界が形成される。そのエ
ピタキシャル起源のために、事実、その値がI Xl0
15原子/cm’である一定の全濃度をそれは有してい
る。さらに、下にある埋込み層4との境界で、それは中
間層あるいはファントム層から全く自由である。何故な
らば、強くドープされた分離領域3に存在する硼素の外
方拡散は、その形成の間にエピタキシャル層6を、かつ
このようにその中に構成された領域13をドープするの
に用いられた反対のタイプの不純物(燐)によって完全
にバランスされているからである。
本発明の別の特性を明らかにすると、集積制御回路中の
トランジスタの前述のコレクタ領域13が等しい濃度の
エピタキシャル層2と5に存在するものより10倍も高
い不純物濃度を有することに注意する価値がある。これ
らは集積制御回路の分離ゾーンの外側および基板1の外
側のエピタキシャル層6と共に、デバイスに印加された
高電圧に耐えるよう予定されたパワートランジスタのコ
レクタ領域を構成している(第1d図)。従って、本発
明によると、前のものよりもっと多くドープされたエピ
タキシャル層6の成長によって、集積側?ff11回路
中のトランジスタおよびパワートランジスタのコレクタ
領域がまた異なる特性をもって得られる。
トランジスタの前述のコレクタ領域13が等しい濃度の
エピタキシャル層2と5に存在するものより10倍も高
い不純物濃度を有することに注意する価値がある。これ
らは集積制御回路の分離ゾーンの外側および基板1の外
側のエピタキシャル層6と共に、デバイスに印加された
高電圧に耐えるよう予定されたパワートランジスタのコ
レクタ領域を構成している(第1d図)。従って、本発
明によると、前のものよりもっと多くドープされたエピ
タキシャル層6の成長によって、集積側?ff11回路
中のトランジスタおよびパワートランジスタのコレクタ
領域がまた異なる特性をもって得られる。
本発明によると、モノリシックデバイスをそれに印加さ
れた高電圧から防ぐ、パワートランジスタのコレクタ領
域中の下にあるエピタキシャル層5および2の導電率に
比べて高いエピタキシャル層6の導電率についての欠点
は、1984年8月21日に出願されたSGS名儀名代
タリア国特許出願第66167AI84号に記載された
方法の採用によって除かれる。このため、パワートラン
ジスタのベース対コレクタ接合が、そして分離ゾーンが
形成され、第1cm1d図に示された各形状9および1
2に従って集積制御回路を構成している。
れた高電圧から防ぐ、パワートランジスタのコレクタ領
域中の下にあるエピタキシャル層5および2の導電率に
比べて高いエピタキシャル層6の導電率についての欠点
は、1984年8月21日に出願されたSGS名儀名代
タリア国特許出願第66167AI84号に記載された
方法の採用によって除かれる。このため、パワートラン
ジスタのベース対コレクタ接合が、そして分離ゾーンが
形成され、第1cm1d図に示された各形状9および1
2に従って集積制御回路を構成している。
ステージF プロセスのこの点において、デバイスの製
造はよく知られた操作によって続けられ、それについて
説明を完全にするため言及する。
造はよく知られた操作によって続けられ、それについて
説明を完全にするため言及する。
通常の手法を続けてパワートランジスタのN゛゛エミッ
タ領域14が形成され、かつ同じドーピングエージェン
トによって、集積制御回路中のトランジスタのコレクタ
領域13と金属電極との間のオーム性接触を形成するの
に引続いて用いられているN゛型型温導電率領域15形
成されている(第1d図)。
タ領域14が形成され、かつ同じドーピングエージェン
トによって、集積制御回路中のトランジスタのコレクタ
領域13と金属電極との間のオーム性接触を形成するの
に引続いて用いられているN゛型型温導電率領域15形
成されている(第1d図)。
ステージG 集債制jll1回路中のトランジスタのP
。
。
型拡散ベース領域16とN゛゛エミッタ領域17が形成
されている(第1d図)。
されている(第1d図)。
ステージH最後に、パワートランジスタのエミッタ電極
18、ベース電極I9、コレクタ電極20と、集積制御
回路中のトランジスタのエミッタ電極21、ベース電極
22、コレクタ電極23が相互接続バタン−(これは筒
車化のために第1d図から省略されている)と共に、チ
ップの表面7上に形成された酸化シリコン絶縁層24上
に形成されている(第1d図)。
18、ベース電極I9、コレクタ電極20と、集積制御
回路中のトランジスタのエミッタ電極21、ベース電極
22、コレクタ電極23が相互接続バタン−(これは筒
車化のために第1d図から省略されている)と共に、チ
ップの表面7上に形成された酸化シリコン絶縁層24上
に形成されている(第1d図)。
本発明によるプロセスおよび如何にして本発明の目的が
達成されているかのより良い評価のために第2図および
第3図が参照されねばならない。
達成されているかのより良い評価のために第2図および
第3図が参照されねばならない。
第2図はコレクタ令頁域13、埋込み層14、分離領域
3、エピタキシャル層2を通る第1c1図デバイスの硼
素(B)、アンチモン(Sb)、燐(P)の濃度トレン
ドをスケールによらず表わす3本の曲線を示している。
3、エピタキシャル層2を通る第1c1図デバイスの硼
素(B)、アンチモン(Sb)、燐(P)の濃度トレン
ドをスケールによらず表わす3本の曲線を示している。
硼素(曲線B)は集積制御回路の構成部分の分離領域3
を形成する拡散に使用されたP型子純分である。アンチ
モン(曲線Sb)は集積制御回路中のトランジスタの埋
込み層4を形成する注入と、それに続く拡散に使用され
たN型不純物である。
を形成する拡散に使用されたP型子純分である。アンチ
モン(曲線Sb)は集積制御回路中のトランジスタの埋
込み層4を形成する注入と、それに続く拡散に使用され
たN型不純物である。
燐(線P)は領域3を形成するために使用された硼素の
外方拡散の損傷効果をオフセントするために、種々のエ
ピタキシャル層の成長、従ってコレクタ領域13の成長
に使用されたN型不純物である。
外方拡散の損傷効果をオフセントするために、種々のエ
ピタキシャル層の成長、従ってコレクタ領域13の成長
に使用されたN型不純物である。
第2図から分るように、特に、もし埋込み層4がエピタ
キシャル層6に貫通するなら、燐(P)とアンチモン(
Sb)は共に硼素に比べてコレクタ領域13中でとりわ
け豊富で(superabundant)であり、かく
してファントム層の形成を回避している。
キシャル層6に貫通するなら、燐(P)とアンチモン(
Sb)は共に硼素に比べてコレクタ領域13中でとりわ
け豊富で(superabundant)であり、かく
してファントム層の形成を回避している。
第3図は、集積制御回路中のトランジスタのエミッタ領
域17と埋込み層4を貫通する第1d図のデバイスのセ
クションに沿う不純物のプロフィルをスケールによらず
示している。X座標軸に沿ってマークされた番号は第1
d図のものと同じであり、説明されたモノリシックデバ
イスを構成する層と領域を示している。本発明の効果に
よって、集積制御回路中のトランジスタのコレクタ領域
13の任意の点における不純物濃度の一定性が如何にし
て維持されているかに注意すべきである。
域17と埋込み層4を貫通する第1d図のデバイスのセ
クションに沿う不純物のプロフィルをスケールによらず
示している。X座標軸に沿ってマークされた番号は第1
d図のものと同じであり、説明されたモノリシックデバ
イスを構成する層と領域を示している。本発明の効果に
よって、集積制御回路中のトランジスタのコレクタ領域
13の任意の点における不純物濃度の一定性が如何にし
て維持されているかに注意すべきである。
結論として、上に説明された手段と共に既知の設計・製
造規準(それは本発明の特性であるのだカリを用いて、
既知の技術に固有な欠点を回避し、従って最適特性を持
ちかつ最適動作を提供するモノリシックデバイスの製作
を可能にするプロセスが実現されている。
造規準(それは本発明の特性であるのだカリを用いて、
既知の技術に固有な欠点を回避し、従って最適特性を持
ちかつ最適動作を提供するモノリシックデバイスの製作
を可能にするプロセスが実現されている。
本発明の可能な1実施例のみが説明され記載されている
とはいえ、本発明の主旨を逸脱することなく種々の変形
と変更が行なえることは明らかである。例えは、本発明
によって、既に示された性質を所有しながら単一ステー
ジDでエピタキシャル層5と6が実現される。換言すれ
ば、第1b図を参照して、所定の特性を持つエピタキシ
ャル層5の成長のあと、ウェハーをエピタキシャル反応
室から移動することなく、前のものよりも多くのドーパ
ントを持つエピタキシャル層6が反応室の内側のドーパ
ントの流れを計画的に増大することによってエピタキシ
ャル層5の上に成長できる。そのような条件の下で、エ
ピタキシャル層6の成長は以前に設定された厚さに到達
するまで続けられる。
とはいえ、本発明の主旨を逸脱することなく種々の変形
と変更が行なえることは明らかである。例えは、本発明
によって、既に示された性質を所有しながら単一ステー
ジDでエピタキシャル層5と6が実現される。換言すれ
ば、第1b図を参照して、所定の特性を持つエピタキシ
ャル層5の成長のあと、ウェハーをエピタキシャル反応
室から移動することなく、前のものよりも多くのドーパ
ントを持つエピタキシャル層6が反応室の内側のドーパ
ントの流れを計画的に増大することによってエピタキシ
ャル層5の上に成長できる。そのような条件の下で、エ
ピタキシャル層6の成長は以前に設定された厚さに到達
するまで続けられる。
別の実例を与えると、アンチモンの代りに砒素で埋込み
層をドープすることにより本発明の変形を行うことがで
きる。
層をドープすることにより本発明の変形を行うことがで
きる。
更に別の実例として、本発明にダーリントン形式で集積
されたトランジスタのようなもっと複雑なパワー素子に
も適用される。
されたトランジスタのようなもっと複雑なパワー素子に
も適用される。
(要 約)
本発明は単一チップに集積された少なくとも1個のパワ
ートランジスタと集積制御回路を含む高電圧モノリシッ
ク半導体デバイスの形成方法に関するものである。
ートランジスタと集積制御回路を含む高電圧モノリシッ
ク半導体デバイスの形成方法に関するものである。
このデバイスは同じドーピングエージェントを用いる3
重エピタキシャルにより、かつ前のものより大きい不純
物濃度を持つ第3エピタキシャル層の成長により形成さ
れている。第3エピタキシャル層の内側に貫通するまで
埋込み層を広げることにより、集積制御回路内のトラン
ジスタのコレクタ領域は反対のタイプの導電率を持って
いる強くドープされた分離領域に存在するドーピング物
質の外方拡散によって生じた不要の中間層あるいはファ
ントム層無しで得られる。最後にパワートランジスタの
コレクタ領域および集積制御回路の分離ゾーンにPN接
合が形成され、高電圧に耐えることができる。
重エピタキシャルにより、かつ前のものより大きい不純
物濃度を持つ第3エピタキシャル層の成長により形成さ
れている。第3エピタキシャル層の内側に貫通するまで
埋込み層を広げることにより、集積制御回路内のトラン
ジスタのコレクタ領域は反対のタイプの導電率を持って
いる強くドープされた分離領域に存在するドーピング物
質の外方拡散によって生じた不要の中間層あるいはファ
ントム層無しで得られる。最後にパワートランジスタの
コレクタ領域および集積制御回路の分離ゾーンにPN接
合が形成され、高電圧に耐えることができる。
第1a−d図は本発明による製造プロセスの種々のフェ
ーズの間の、パワートランジスタと集積制御回路中のト
ランジスタを含むモノリシックデバイスの一部分の断面
図を示し、 第2図は集積制御回路中のトランジスタの埋込み層およ
び隣接層を通過する第1d図のデバイスの1セクシヨン
の3つのドーピング不純物の分布を表わす曲線を与え、 第3図はデバイスのエミッタ、ベース、コレクタ領域、
埋込み層、絶縁領域、第1エピタキシャル層および基板
を通過する本発明による第1d図のデバイスのセクショ
ンに沿う深さXに対するドーピングエージェントの濃度
分布を示すグラフである。 1・・・単結晶N゛゛シリコン基板 2・・・単結晶N−型層あるいは(第1)エピタキシャ
ル層あるいは第1層 3・・・P+型領域あるいは第1領域あるいは(水平)
分離領域 4・・・N゛゛埋込み層あるいは第2領域5・・・(第
2)エピタキシャル層あるいは第2層6・・・(第3)
エピタキシャル層あるいは第3層7・・・表面
8・・・P゛゛ベース領域9.12・・・形状
10.12・・・P゛゛分離領域13・・・
エピタキシャル領域あるいはコレクタ領域14・・・N
゛゛エミッタ領域あるいは埋込み層15・・・N゛型型
厚導電率領 域6・・・P゛゛拡散ベース領域 17・・・N+型エミッタ領域
ーズの間の、パワートランジスタと集積制御回路中のト
ランジスタを含むモノリシックデバイスの一部分の断面
図を示し、 第2図は集積制御回路中のトランジスタの埋込み層およ
び隣接層を通過する第1d図のデバイスの1セクシヨン
の3つのドーピング不純物の分布を表わす曲線を与え、 第3図はデバイスのエミッタ、ベース、コレクタ領域、
埋込み層、絶縁領域、第1エピタキシャル層および基板
を通過する本発明による第1d図のデバイスのセクショ
ンに沿う深さXに対するドーピングエージェントの濃度
分布を示すグラフである。 1・・・単結晶N゛゛シリコン基板 2・・・単結晶N−型層あるいは(第1)エピタキシャ
ル層あるいは第1層 3・・・P+型領域あるいは第1領域あるいは(水平)
分離領域 4・・・N゛゛埋込み層あるいは第2領域5・・・(第
2)エピタキシャル層あるいは第2層6・・・(第3)
エピタキシャル層あるいは第3層7・・・表面
8・・・P゛゛ベース領域9.12・・・形状
10.12・・・P゛゛分離領域13・・・
エピタキシャル領域あるいはコレクタ領域14・・・N
゛゛エミッタ領域あるいは埋込み層15・・・N゛型型
厚導電率領 域6・・・P゛゛拡散ベース領域 17・・・N+型エミッタ領域
Claims (1)
- 【特許請求の範囲】 1、半導体材料の1個の単一チップに集積された少なく
とも1個のパワートランジスタと集積制御回路を含むモ
ノリシック半導体デバイスの製造方法であって、 第1のドーピング不純物によるドーピング を用いて、同じ第1のタイプの導電率を有する第1エピ
タキシャル層(2)の第1のタイプの導電率(N)の基
板(1)上での成長、 第1エピタキシャル層(2)を第2のドーピング不純物
によりドーピングすることによる第1のタイプと反対の
第2のタイプの導電率(P)を有する第1領域(3)の
形成、 第1のタイプの導電率を有する第3のドー ピング不純物によるドーピングによる少なくとも第2領
域(4)の第1領域(3)での形成、第1のドーピング
不純物を持ち、かつ第1 層(2)の下にあるものと同じ特性の不純物濃度を持つ
第1のタイプの導電率を有する第2層(5)のエピタキ
シャル成長による形成であって、それは前述の第1層(
2)、第1領域(3)および第2領域(4)を全く覆う
もの、 第1のドーピング不純物によるドーピング による第1のタイプの導電率(N)を有する第3層(6
)のエピタキシャル成長による形成であって、それは下
にある第2エピタキシャル層(5)を全く覆うもの、 第1領域(3)に到達するまでかつその内側で第2領域
(4)の上に位置する前述の第3エピタキシャル層(6
)の少なくとも一部分(13)に境界を定める第3エピ
タキシャル層(6)と第2エピタキシャル層(5)を貫
通するところの、第2のタイプの導電率(P)を有する
少なくとも1つの分離領域(10と11)の形成であっ
て、上記の第2領域および前述の第3エピタキシャル層
の一部分は制御回路中のトランジスタの埋込み層および
コレクタ領域を構成するもの、 少なくとも第3エピタキシャル層(6)以上の深さに延
在するパワートランジスタのベース(8)を構成する第
2のタイプの導電率(P)を有する領域の形成、 第2のタイプの導電率(P)を有する不純物を用い、か
つ不純物濃度が所定のプロフィルに従って縁部に向って
減少するようなやり方で、パワートランジスタのベース
を構成する前述の領域(8)の拡張および集積制御回路
の周辺分離領域(11)の追加の側面領域による外縁部
への拡張、 パワートランジスタのエミッタ(14)を構成する第1
のタイプの導電率を有する領域のベース領域(8)中の
形成、 集積制御回路の能動素子および受動素子を 形成するための、集積制御回路中のトランジスタのコレ
クタ領域(13)の内側での別の領域の形成、 チップの前面および裏面での電極の形成、 および集積制御回路の能動素子と受動素子と少なくとも
1つのパワートランジスタとの間の金属相互接続パター
ンの形成、 の各操作を具えるものにおいて、 第1の不純物によってドープされた第3エ ピタキシャル層(6)が至るところ一定でありかつ第1
エピタキシャル層(2)および第2エピタキシャル層(
5)のものより大きい不純物濃度を有すること、 集積制御回路中のトランジスタの上記のエ ピタキシャルコレクタ領域(13)が全く第3エピタキ
シャル層(6)内に構成さていること、および パワートランジスタのベースおよび集積制 御回路の周辺分離領域の双方で、特に最も周辺の各追加
の側面領域が第3エピタキシャル層以上に進んでいるこ
と、 を特徴とするモノリシック半導体デバイスの製造方法。 2、エピタキシャル反応器の反応室からウェハを移動す
ることなく第3エピタキシャル層(6)が形成され、第
2層(5)のエピタキシャル成長が第1のドーピング不
純物の濃度の計画された増大によって進行することを特
徴とする特許請求の範囲第1項に記載の製造方法。 3、集積制御回路中のトランジスタのコレクタ領域(1
3)の不純物濃度が至るところ一定であり、かつパワー
トランジスタのコレクタ領域の一部分を構成する第1エ
ピタキシャル層(2)および第2エピタキシャル層(5
)の同じドーピング不純物濃度より高いことを特徴とす
る特許請求の範囲第1項もしくは第2項に記載の製造方
法。 4、第1エピタキシャル層(2)および第2エピタキシ
ャル層(5)の不純物濃度と、集積制御回路中のトラン
ジスタのコレクタ領域(13)の不純物濃度との間の比
の値が1と100分の1の間にあることを特徴とする特
許請求の範囲第3項に記載の製造方法。 5、第1(1)、第2(5)および第3エピタキシャル
層(6)のドーピング不純物が同じであることを特徴と
する特許請求の範囲第1項ないし第4項のいずれか1つ
に記載の製造方法。 6、ドーピング不純物の導電率がN型であることを特徴
とする特許請求の範囲第5項に記載の製造方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT6613A/86 | 1986-10-01 | ||
IT8606613A IT1215024B (it) | 1986-10-01 | 1986-10-01 | Processo per la formazione di un dispositivo monolitico a semiconduttore di alta tensione |
EP91830151A EP0509183B1 (en) | 1986-10-01 | 1991-04-17 | Monolithic semiconductor device comprising an integrated control circuit and at least one power transistor integrated in the same chip and the associated manufacturing process |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6392058A true JPS6392058A (ja) | 1988-04-22 |
JP2501602B2 JP2501602B2 (ja) | 1996-05-29 |
Family
ID=40227708
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62244421A Expired - Fee Related JP2501602B2 (ja) | 1986-10-01 | 1987-09-30 | モノリシック高電圧半導体デバイスの製造方法 |
JP09665392A Expired - Fee Related JP3202785B2 (ja) | 1986-10-01 | 1992-04-16 | モノリシック半導体装置及びその製造方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09665392A Expired - Fee Related JP3202785B2 (ja) | 1986-10-01 | 1992-04-16 | モノリシック半導体装置及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US4780430A (ja) |
EP (2) | EP0262723B1 (ja) |
JP (2) | JP2501602B2 (ja) |
DE (2) | DE3788486T2 (ja) |
IT (1) | IT1215024B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02253653A (ja) * | 1989-02-27 | 1990-10-12 | Sgs Thomson Microelectron Srl | パワートランジスタに対する駆動信号のレベル変換回路コンポーネントを持つ2段駆動システムのためのモノリシック集積回路 |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1221587B (it) * | 1987-09-07 | 1990-07-12 | S G S Microelettronics Spa | Procedimento di fabbricazione di un dispositivo integrato monolitico a semiconduttore avente strati epitas siali a bassa concentrazione di impurita' |
USRE38510E1 (en) * | 1987-12-22 | 2004-05-04 | Stmicroelectronics Srl | Manufacturing process for a monolithic semiconductor device comprising at least one transistor of an integrated control circuit and one power transistor integrated on the same chip |
IT1217323B (it) * | 1987-12-22 | 1990-03-22 | Sgs Microelettronica Spa | Struttura integrata di transistor bipolare di potenza di alta tensione e di transistor mos di potenza di bassa tensione nella configurazione"emitter switching"e relativo processo di fabbricazione |
IT1217322B (it) * | 1987-12-22 | 1990-03-22 | Sgs Microelettronica Spa | Procedimento di fabbricazione di un dispositivo nonolitico a semiconduttope comprendente almeno un transistor di un circuito integrato di comando e un transistor di rotenza in tegrato nella stessa piastrina |
US4902633A (en) * | 1988-05-09 | 1990-02-20 | Motorola, Inc. | Process for making a bipolar integrated circuit |
US5246871A (en) * | 1989-06-16 | 1993-09-21 | Sgs-Thomson Microelectronics S.R.L. | Method of manufacturing a semiconductor device comprising a control circuit and a power stage with a vertical current flow, integrated in monolithic form on a single chip |
GB2248142A (en) * | 1990-09-19 | 1992-03-25 | Koninkl Philips Electronics Nv | A method of manufacturing a semiconductor device |
US5597742A (en) * | 1991-04-17 | 1997-01-28 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Semiconductor device and method |
KR100243961B1 (ko) * | 1991-07-02 | 2000-02-01 | 요트.게.아. 롤페즈 | 반도체장치 |
EP0632502B1 (en) * | 1993-06-28 | 1999-03-17 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Bipolar power transistor with high collector breakdown voltage and related manufacturing process |
US5591655A (en) * | 1995-02-28 | 1997-01-07 | Sgs-Thomson Microelectronics, Inc. | Process for manufacturing a vertical switched-emitter structure with improved lateral isolation |
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